JPS5960683A - Array processor device - Google Patents
Array processor deviceInfo
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- JPS5960683A JPS5960683A JP57171882A JP17188282A JPS5960683A JP S5960683 A JPS5960683 A JP S5960683A JP 57171882 A JP57171882 A JP 57171882A JP 17188282 A JP17188282 A JP 17188282A JP S5960683 A JPS5960683 A JP S5960683A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば画像データのように大容量データの行
列、ベクトル演算等を行うアレイプロセッサ装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an array processor device that performs matrix and vector operations on large-capacity data such as image data.
周知のように、アレイプロセッサ装置は例えば画像処理
等のように行列、ベクトル演算等の繰返し計算を高速に
行う処理に適用されている。As is well known, array processor devices are applied to processes that perform repetitive calculations such as matrix and vector operations at high speed, such as image processing.
また、その一般的な使用形、態は、第１図に示す如く汎
用計算機（例えば、ミニコンビーータ）１ノにアレイプ
ロセッサ装置１２およびその他の周辺機器１３が接続さ
れ、これらアレイプロセッサ装置１２および周辺機器１
３は汎用計算機１１によって制御されるとともに、必要
なデータが入出力される。In addition, in its general usage form, as shown in FIG. Peripheral equipment 1
3 is controlled by a general-purpose computer 11, and necessary data is input and output thereto.
この種のアレイプロセッサ装置の構成は高速処理を行う
ため、シグナルプロセッサ（アレイを構成する単１立プ
ロセッサ）が・ぐイブライン構造あるいは並列構造とさ
れている場合が多い。Since the configuration of this type of array processor device performs high-speed processing, the signal processors (single processors that make up the array) often have a linear structure or a parallel structure.
しかし、このよう々構造においても限られた処理のみに
利用される場合はアレイプロセッサ装置の機能全十分に
生かすことが困難である。つまり、ノぐイノライン構造
の一部のみ、あるいは並列−造における一部のプロセッ
サのみで十分処理可能な場合は処理に対して余裕かある
反面無駄が多い。しかしながら、ある程度固定化された
処理に対応して専用のハードウェア全開発すれば、性能
的には必要十分な装置を得ることができるが、他の処理
に通用することが困難となるため、その装置が汎用性の
無いものとなる欠点を有している。However, even with such a structure, if it is used only for limited processing, it is difficult to make full use of all the functions of the array processor device. In other words, if only a part of the inline structure or a part of the processors in a parallel structure can perform sufficient processing, there is a margin for processing, but there is a lot of waste. However, if you develop all the dedicated hardware for a certain amount of fixed processing, you will be able to obtain a device with sufficient performance, but it will be difficult to use it for other processing. This has the disadvantage that the device is not versatile.
この発明は上記事情に基づいてなされたもので、その目
的とするところはスイッチを切換えることにより・やイ
ブラインの段数および並列ず全任意に設定することが可
能であｐ１必要最小限の構成で優れた高速性、汎用性を
得ることが可能なアレイプロセッサ装置を提供しようと
するものである。This invention was made based on the above-mentioned circumstances, and its purpose is to make it possible to set the number of eve line stages and parallelism to any desired value by changing the switch, and to achieve an excellent p1 configuration with the minimum necessary configuration. The present invention aims to provide an array processor device that can achieve high speed and versatility.
コノ発明は、複数のシグナルグロセッｔｔ入出力バス間
に接続してプロセッサ群全構成し、複数のプロセッサ群
の出力パス全記憶部に接続するとともに、複数のプロセ
ッサ群の入力バスをスイッチによって共通成就あるいは
隣接するプロセッサ群の入出力バスを適宜接続すること
にょいは並列に接続し、パイプラインの段数および並列
度を圧意に設定可能としたものである。This invention connects multiple signal processors to input/output buses to configure a complete processor group, connects the output paths of the multiple processor groups to all storage units, and shares the input buses of the multiple processor groups with a switch. The input/output buses of adjacent processor groups are connected in parallel, and the number of pipeline stages and degree of parallelism can be arbitrarily set.
以下、この発明の一実施例について図面全参照して説明
する。Hereinafter, one embodiment of the present invention will be described with reference to all the drawings.
第２図はアレイプロセッサ装置を示すものであり、この
アレイプロセッサ装置は第１図と同様に汎用計算機（例
えばミニコンピユータあるいはマイクロコンピュータ）
によって総合的に制御される。ここで、２１１ 、２
１２−１−２ Ｉ ｎはそれぞれプロセッサ群である。Figure 2 shows an array processor device, which, like in Figure 1, is a general-purpose computer (such as a minicomputer or microcomputer).
is comprehensively controlled by. Here, 211, 2
Each of 12-1-2 I n is a processor group.
このグロセ。This grosse.
す群２１１ ＋ ２２２〜２１ｎ はそれぞれ入力
”’ Ｉｌ ＋ Ｉ２ ＮＩ ｎおよび出力バス０１
＋ ０２〜Ｏｎの相互間に接続された複数個のシグナル
プロセッサＰＩｌ、Ｐ２！〜Ｐｍｌ、ＰＩ３，２２２〜
２ｍ１１．。The groups 211 + 222 to 21n are the input bus 01 + I2 NI n and the output bus 01, respectively.
+ A plurality of signal processors PIl, P2! connected between 02~On! ~Pml, PI3,222~
2m11. .
Ｐ １ ｎ＋ Ｐ ２ ｎ ” ｐｍｎから構成されて
いる。このような構成の各プロセッサ群２１１〜２１ｎ
の出力パスＯ，〜Ｏｎの一端部は一括され、入出力制御
部２２を介して大容量メモリ２３に接続される。この大
容量メモリ２３は例えば半導体メモリあるいは磁気ディ
スク装置によって構成され、半導体メモリの場合はアレ
イプロセッサ装置に組込まれ、磁気ディスク装置の場合
は第１図に示す周辺装Ｍ、１３と同様にデータバスに接
続される。また、前記プロセッサ群２１２〜２Ｉｎの入
カパスエ２〜ＩｎにはそれぞれスイッチＳｚ ＋ Ｓ
ｓ 〜Ｓ ｎ全構成する可動接片Ｓ ２１１８３１〜Ｓ
ｎ１が設けられる。このスイッチ５２ｔＳ３〜Ｓｎの一
方固定接点Ｓ２ｚ＋Ｓｓｚ〜Ｓｎ２はそれぞれプロセッ
サ群２１１ ．２７２〜２ Ｊｎ−、（図示せず）の出
力バス０１＋０２〜Ｏｎ−■の他端部に接続され、スイ
ッチ８！＋８３〜Ｓｎの他方固定接続Ｓ２３．Ｓ３３〜
Ｓｎ３はそれぞれプロセッサ６１’２１＋ の入力バス
ＩＩに接続される。この入力パスＴｌは前記入出力制御
部２２を介して大容量メモリ２３に接続される。P 1 n+ P 2 n ” pmn. Each processor group 211 to 21n with such a configuration
One end of the output paths O, . This large-capacity memory 23 is constituted by, for example, a semiconductor memory or a magnetic disk device. In the case of a semiconductor memory, it is built into an array processor device, and in the case of a magnetic disk device, it is built into a data bus similar to the peripheral devices M and 13 shown in FIG. connected to. Further, the input paths 2 to 2In of the processor groups 212 to 2In each include switches Sz+S.
s ~ S n Movable contact piece S 211831 ~ S
n1 is provided. One fixed contact S2z+Ssz-Sn2 of the switches 52tS3-Sn is connected to the processor group 211. 272-2 Jn-, (not shown) connected to the other end of output bus 01+02-On-■, switch 8! +83~Sn other fixed connection S23. S33～
Sn3 are each connected to the input bus II of the processor 61'21+. This input path Tl is connected to a large capacity memory 23 via the input/output control section 22.
尚、前記シグナルプロセッサＰ、、−Ｐｍｎは総べて同
一４１４成であり、例えば−個の超ＬＳＩあるいは鍜数
個のＩＣで構成される。第３図はシグナルプロセッサの
一例を示すものであシ、３ノは入出力パスに接続される
入出力インタフェースである。また、３２はプログラム
メモリであシ、このメモリ３２に記憶されたプログラム
によってデータメモリ３３、係数メモリ３４がアクセス
され、処理用メモリ３５．和算器３６゜積算器３７を介
して所定の演算が行われる。この演算結果の出力あるい
は他のシグナルプロセッサや大容量メモリ２３とのデー
タの入出力は前記入出力インタフェース３１を介して行
われる。It should be noted that the signal processors P, . FIG. 3 shows an example of a signal processor, and 3 is an input/output interface connected to an input/output path. Further, 32 is a program memory, and the data memory 33 and coefficient memory 34 are accessed by the program stored in this memory 32, and the processing memory 35. A predetermined calculation is performed via an adder 36 and an integrator 37. The output of the calculation results and the input/output of data to/from other signal processors or the large capacity memory 23 are performed via the input/output interface 31.
上記構成において、スイッチＳ、Ｉｓ２〜Ｓｎの可動接
片８２１〜Ｓｎ１が第２図に示す如く総べて固定接点Ｓ
Ｚ’ｌ−８Ｔ１２に接続されている場合最大ｎ段の・ぐ
イブライン処理ができる。また、可動接片５２１−８ｙ
１ｔｋ総べて固定接点８２３〜Ｓｎ３に接続した場合、
ＰｌｌからＰｍｎの全シグナルプロセッサによって並列
処理を行うことができる。このようなスイッチ８２〜Ｓ
ｎは手動あるいはソフトウェアによって切換え設定町簡
とされている。例えば固定化された処理を行う場合はス
イッチを所定の状態に固定しておき、時係列で変化する
処理を行う場合等においては高速演算が可能なように前
記汎用計算機によってゾログラマプルに切換えられる。In the above configuration, the movable contact pieces 821 to Sn1 of the switches S and Is2 to Sn are all fixed contacts S as shown in FIG.
When connected to Z'l-8T12, a maximum of n stages of line processing can be performed. In addition, the movable contact piece 521-8y
When all 1tk are connected to fixed contacts 823 to Sn3,
Parallel processing can be performed by all signal processors from Pll to Pmn. Such switches 82~S
n is set by switching manually or by software. For example, when performing fixed processing, the switch is fixed at a predetermined state, and when performing processing that changes in time series, the switch is switched to the zologram pull by the general-purpose computer to enable high-speed calculation.
上記構成によれば、スイッチ８２〜ｓｎを切換えること
により・やイブラインの段数あるいはシグナルプロセッ
サの並列度全任意に設定することが可能である。したが
って、処理目的やデータ量に応じてアレイプロセッサ装
ｖｉ１−Ｘ必要十分な構成とすることができるため、従
来に比べて優れた高速性、汎用性を実現できる。According to the above configuration, by switching the switches 82 to sn, it is possible to set the number of eve line stages or the degree of parallelism of the signal processors to any desired value. Therefore, the array processor vi1-X can have a necessary and sufficient configuration depending on the processing purpose and amount of data, so that superior high-speed performance and versatility can be achieved compared to the prior art.
また、１台のアレイグロ号ツサ装Ｗを各種処理目的に適
用することができるため、処理目的等に応じて専用の装
置を開発する必要がなく、経済性が優れている。In addition, since one Alleygro Tsusa Equipment W can be used for various processing purposes, there is no need to develop dedicated equipment for each processing purpose, which is highly economical.
さらに、シグナルプロセッサがマトリクス状に配置され
ているため、スイッチ８２〜Ｓｎ′ｊｋ切換えるだけで
容易に構造を変えることができるとともに、この制御も
容易である。Further, since the signal processors are arranged in a matrix, the structure can be easily changed by simply switching the switches 82 to Sn'jk, and this control is also easy.
また、ある構造において処理を行なっている場合、スイ
ッチ８２〜ｓｎの操作により必要に応シテハックアップ
用としてのシグナルプロセッサを接続することができる
ため、高信頼性設計が可能である。Further, when processing is performed in a certain structure, a signal processor for hacking up the system can be connected as necessary by operating the switches 82 to sn, so a highly reliable design is possible.
以上、詳述したようにこの発明によれば、スイッチ全切
換えることによりパイグラインの段数および並列度全任
意に設定することが可能であり、必要最小限の構成で優
れた高速性、汎用性会得ることが可能なアレイプロセッ
サ装置を提供できる。As detailed above, according to the present invention, the number of stages and parallelism of the pie line can be set to any desired value by changing all the switches, and excellent high speed and versatility can be achieved with the minimum necessary configuration. It is possible to provide an array processor device capable of
第１図はアレイプロセッサ装置の使用形態を示す構成図
、第２図はこの発明に係わるアレイプロセッサ装置の一
実施例を示す構成図、第３図はシグナルプロセッサの一
例を示す構成図である。
２ Ｊｌ 、 ２７２〜２１ｎ・・・プロセッサ群、
Ｐ １１−Ｐｍｎ・・・シグナルプロセラ？、１．〜Ｉ
ｎ・・・入力バスｘＯ１−Ｏｎ・・・出方バス、ｓＺ〜
ｓｎ・・・スイッチ、２３・・・大容量メモリ。
出願人代理人 弁理士 鈴 江 武 彦第１図
１１
ｎ３
第３図
３FIG. 1 is a block diagram showing how an array processor device is used, FIG. 2 is a block diagram showing an embodiment of the array processor device according to the present invention, and FIG. 3 is a block diagram showing an example of a signal processor. 2 Jl, 272 to 21n... processor group,
P 11-Pmn...Signal Procera? , 1. ~I
n...Input bus xO1-On...Output bus, sZ~
sn...Switch, 23...Large capacity memory. Applicant's agent Patent attorney Takehiko Suzue Figure 1 11 n3 Figure 3 3
Claims (1)
れたプロセッサ群と、このプロセッサ群が出力バスを介
して複数個接続される記憶部と、これら複数個のプロセ
ッサ群の入力・マスを共通ｙ＆統あるいは隣接するプロ
セッサ群の入出力バス全それぞれ接続してプロセッサ群
を前記記憶部に対して直列あるいは並列に接続するスイ
ッチとを具備したことｔ％淑とするアレイプロセッサ装
置。A processor group in which a plurality of signal processors are connected in parallel between output buses, a storage section to which a plurality of these processor groups are connected via an output bus, and a common input/mass for these plural processor groups. Alternatively, an array processor device comprising a switch for connecting all the input/output buses of adjacent processor groups to connect the processor groups in series or parallel to the storage section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171882A JPS5960683A (en) | 1982-09-30 | 1982-09-30 | Array processor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171882A JPS5960683A (en) | 1982-09-30 | 1982-09-30 | Array processor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960683A true JPS5960683A (en) | 1984-04-06 |
| JPH0318222B2 JPH0318222B2 (en) | 1991-03-12 |
Family
ID=15931540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171882A Granted JPS5960683A (en) | 1982-09-30 | 1982-09-30 | Array processor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960683A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156363A (en) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | Data processing unit |
| JPS636656A (en) * | 1986-06-27 | 1988-01-12 | Nec Corp | Array processor |
| JPS63113752A (en) * | 1986-10-31 | 1988-05-18 | Nec Corp | Array processor |
| WO2000028430A1 (en) * | 1998-11-10 | 2000-05-18 | Fujitsu Limited | Parallel processor system |
| JP2017225166A (en) * | 2013-03-12 | 2017-12-21 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Configurable multicore network processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135263A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Real-time signal processor on multiprocessor system |
-
1982
- 1982-09-30 JP JP57171882A patent/JPS5960683A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135263A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Real-time signal processor on multiprocessor system |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156363A (en) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | Data processing unit |
| JPS636656A (en) * | 1986-06-27 | 1988-01-12 | Nec Corp | Array processor |
| JPS63113752A (en) * | 1986-10-31 | 1988-05-18 | Nec Corp | Array processor |
| WO2000028430A1 (en) * | 1998-11-10 | 2000-05-18 | Fujitsu Limited | Parallel processor system |
| GB2359162A (en) * | 1998-11-10 | 2001-08-15 | Fujitsu Ltd | Parallel processor system |
| US6567909B2 (en) | 1998-11-10 | 2003-05-20 | Fujitsu Limited | Parallel processor system |
| GB2359162B (en) * | 1998-11-10 | 2003-09-10 | Fujitsu Ltd | Parallel processor system |
| JP2017225166A (en) * | 2013-03-12 | 2017-12-21 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Configurable multicore network processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318222B2 (en) | 1991-03-12 |
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