JPS5958935A - Multichannel digital signal transmission system and transmission repeating circuit - Google Patents
Multichannel digital signal transmission system and transmission repeating circuitInfo
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Abstract
Description
【発明の詳細な説明】
この発明は、多チャンネルのデータを伝送中継回路を介
して処理するデータ処理システムにおりる多チャンネル
のデジタル信号伝送方式およびその伝送中継回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-channel digital signal transmission method used in a data processing system that processes multi-channel data via a transmission relay circuit and its transmission relay circuit.
防災音軸システム等、複数の装宿間とのデータ伝送を行
なってそのデータを処理する場合、すなわち距離間隔が
あり、グループ化された多チャンネルのデータを中央処
理装置にて処理する場合、名チャンネルからのデータ信
号線を各々別々に配線しなければならず、多数の信号線
が必要である。When transmitting data between multiple equipment such as a disaster prevention sound axis system and processing the data, in other words, when processing multi-channel data grouped at distance intervals using a central processing unit, the name Data signal lines from each channel must be routed separately, requiring a large number of signal lines.
したがって、その設ｆｌ’ｔｌが大変なものとなる饗Ｉ
題点があつ１．：。Therefore, it is difficult to set up a banquet.
I have a hot topic 1. :.
この発明は、上記のような従来の問題点に着目してなさ
れたもので、中央処理装置Ｎに、単一の制御線路および
単一のデータ伝送線路を並列に接続するとともに、この
制御線路およびデータ伝送線路を、各チャンネルのデー
タ出力線を接絽（シた複数の伝送中継回路にそれぞれ接
続して（イイ成し、中央制御装置がらパルス１ＩＷｔの
異なる数オ・１１の制御信号を前記制御線路に出力して
各伝送中継回路を選択し、その選択された伝送中継回路
の各チャンネルのデータは、前記データ伝送中継回路を
介して時分割で中央処理装置に伝送するようにして、上
記問題点を解決することを目的としている。This invention was made by focusing on the above-mentioned conventional problems, and includes connecting a single control line and a single data transmission line in parallel to the central processing unit N, and connecting the control line and the data transmission line in parallel. The data transmission line is connected to a plurality of transmission relay circuits by connecting the data output line of each channel to a plurality of transmission relay circuits, and the central control unit sends 11 control signals of different pulses 1IWt to the above-mentioned control. The above problem can be solved by outputting data to a transmission line, selecting each transmission relay circuit, and transmitting the data of each channel of the selected transmission relay circuit to the central processing unit via the data transmission relay circuit in a time-sharing manner. The purpose is to resolve the issue.
以下この発明の一実施例を図面とともに説明する。An embodiment of the present invention will be described below with reference to the drawings.
第１図において、１，１・・・は各チャンネル２のデー
タ出力線３を接続した複数の伝送中継回路、４はその各
チャンネル２．２・・・のデータを処理１する中央処理
装置、５．６はそれぞれこの中央処理装置４に並列に接
続し７た単一の制御線路およびデータ伝送ｒｔ：’Ａ
Ｉ’ｓで、それぞれ各伝送中紹５回路に接続しである。In FIG. 1, 1, 1, . . . are a plurality of transmission relay circuits to which data output lines 3 of each channel 2 are connected, 4 is a central processing unit that processes data of each channel 2, 2, . 5.6 each have a single control line 7 connected in parallel to this central processing unit 4 and a data transmission rt:'A
I's each connected to 5 circuits during transmission.
すなわち、中央部ν１！装置４と各伝送中継回路１とは
バス形式に接続しである。That is, the central part ν1! The device 4 and each transmission relay circuit 1 are connected in the form of a bus.
中央処理装ｈ′４からパルス幅の異なる３種の制御信号
、すなわち、伝送中継回路１の選択の始点を知らせるパ
ルス幅Ｔｏのスタート信号Ｓ日、伝送中継回路１の選択
をするパルス幅Ｔ１ のアドレス信号Ｓａおよびその選
択ぎれ７こ伝送中継回路１に入力した各チャンネル２．
２・・・のデータであるデジタル信号をｊ［１０次切換
えて時分割でデータ伝送線路６に出力する時期を知らせ
るパルスｌｔ’ｌｒｌ Ｔ 、 のタイミング信号Ｓｄ
の３種の制御信号をＪ’ｉ＋４次ｆ１・り御線路５に出
力する。The central processing unit h'4 sends three types of control signals with different pulse widths, namely, a start signal S with a pulse width To that indicates the starting point for selecting the transmission relay circuit 1, and a pulse width T1 that selects the transmission relay circuit 1. Each channel 2. address signal Sa and its selection 7 input to the transmission relay circuit 1.
Timing signal Sd of pulse lt'lrl T , which informs when to output the digital signal which is the data of j [10th order and time-divisionally to the data transmission line 6.
The three types of control signals are output to the J'i+fourth-order f1 control line 5.
最初に、スタート信号Ｓｓを出力して、各伝送中継回路
１，１−・・をリセットし、つぎに出力する伝送中継回
路１の選択を行なうアドレス信号Ｓ ａの受は入れ準備
を整えさせる。そして、アドレス信号Ｓａを出力し、そ
のアドレス信号Ｓａのアドレスと一致した伝送中継回路
１を選択する。このとき、選択された伝送中１（１゛回
路１０チャンネルカウンク番、１リセツトさね、タイミ
ング信号Ｓ ｄの受は入れ鵡倫を艶えさせろ。つぎに、
タイミング信号Ｓｄを出力するが、スタート信号Ｓａが
出力された彷、アドレス信号Ｓａの数がアドレスを表わ
り７、そのアドレス信号Ｓａが設定されたアドレスと一
致する伝送中継回路１を逆捩し、その選択された伝送中
継回路１け各チャンネル２．２・・・のそれぞれのデー
タをデータ伝送ｐ；工路６を介１７て時分割で中央処ｖ
、！１装置４に伝送する。以、徒、同イヨｎに中央処理
装置Ｆ１”４は順次各伝送中継回路１，１・・・をｊ巽
択し、その選択された伝送中継回路１は、同様に各チャ
ンネル２．２・・・のデータを中央処理装置４に伝送し
ていく。First, a start signal Ss is outputted to reset each transmission relay circuit 1, 1--, and prepare to receive an address signal Sa for selecting the transmission relay circuit 1 to be output next. Then, it outputs an address signal Sa, and selects the transmission relay circuit 1 that matches the address of the address signal Sa. At this time, during the selected transmission 1 (1) circuit 10 channel count number, 1 reset, receive the timing signal S d, and make the connection shine. Next,
The timing signal Sd is output, but when the start signal Sa is output, the number of address signals Sa represents an address 7, and the address signal Sa reversely twists the transmission relay circuit 1 that matches the set address, The data of each selected transmission relay circuit 2.
,! 1 device 4. Thereafter, the central processing unit F1''4 sequentially selects each transmission relay circuit 1, 1..., and the selected transmission relay circuit 1 similarly selects each channel 2.2. ... is transmitted to the central processing unit 4.
このようにし、て、多チャンネル２．２・・・のデータ
を中央処理装置゛４にて処理していくことができる。In this way, the data of multiple channels 2, 2, . . . can be processed by the central processing unit 4.
つぎに、上記伝送中継回路１の一実施例を図面に基づい
て詳述する。Next, one embodiment of the transmission relay circuit 1 will be described in detail based on the drawings.
第２図はこの伝送中継回路１の電気回路図で、図におし
・て、ｐｔＧ−３制御線路５に接続した入力端子、Ｐ、
はデータ伝送線路６に接続した出力端子。FIG. 2 is an electrical circuit diagram of this transmission relay circuit 1, and the figure shows input terminals connected to the ptG-3 control line 5, P,
is an output terminal connected to the data transmission line 6.
ＩＣＩは波形慇影用のバッファ、Ｉはパルス幅弁別回路
で、抵抗Ｒ１、コンデンサＣ１、バツファエＣ７および
ダイオードＤ１ で横設＋ ＬＪた第１の遅延回路８
と、抵抗Ｒ２、コンデン・すＣ２、バツファ工Ｃ３およ
びダイオードＤ、で構成した第２の遅延回路９とにより
構成してあり、それぞれの遅延回路８．９は直流電源に
接続しである。Ｒ３は直流電源に接続した抵抗、０３
員コンデンサ、ＩＣ４はインバータ、工０５ はＯＲ
ゲート、１０はアドレスを判別するアドレスカウンタ、
１１はアドレス設定回路で、アドレスを２進数で設定す
る複数のスイッチＳＷ（この実施例では４個）を有して
いる。工Ｃ７はＮＡＮＤゲート、工Ｃ９はＡＮＤゲート
、工Ｏｓ は各チーヤンネル２．２・・・のデータ出
力線３を接わ１；シた廖数の（この実施例では゛３個）
チャンネルセレクタエ（７＋ｏｓ 工Ｃ目、ＩＱ＋ｔを
制御するチャンネルカウンタ、■−１、工０１４、ＩＱ
、へは０１１ゲート、工Ｃ１６、工Ｃ１□はインバータ
、ＩＯ＋ａはＡＮＤゲート、工ＯＩＪはスリースチート
パツフ゛ｒである。ICI is a buffer for waveform adjustment, I is a pulse width discrimination circuit, and the first delay circuit 8 is horizontally installed with resistor R1, capacitor C1, buffer C7, and diode D1.
and a second delay circuit 9 composed of a resistor R2, a capacitor C2, a buffer circuit C3, and a diode D, and each delay circuit 8.9 is connected to a DC power source. R3 is a resistor connected to the DC power supply, 03
member capacitor, IC4 is inverter, IC05 is OR
gate, 10 is an address counter for determining the address,
Reference numeral 11 denotes an address setting circuit, which has a plurality of switches SW (four in this embodiment) for setting addresses in binary numbers. The circuit C7 is a NAND gate, the circuit C9 is an AND gate, and the circuit Os is connected to the data output line 3 of each channel 2.
Channel selector (7 + os, step C, channel counter that controls IQ + t, -1, step 014, IQ
, to are 011 gates, C16 and C1□ are inverters, IO+a is an AND gate, and OIJ is a three-cheat patch.
止な、；；ｌ＋、 ３ ＋４に、２Ｊ１２図に示す各点
のタイムチャー１・を示す。Don't stop ;; l+, 3 +4 shows the time chart 1 of each point shown in Figure 2J12.
上記１′り或に基づき、作用を説明する。なお、スター
ト１１号Ｓｓ、アドレス信号Ｓａおよびタイミング化→
Ｓｄのそれぞれのパルス中１４の関係を、Ｔ、 ）Ｔ、
）Ｔ、 として説明する。The operation will be explained based on the above 1'. In addition, start No. 11 Ss, address signal Sa and timing →
14 during each pulse of Sd as T, )T,
) T, will be explained as.
中央処理装置４から制御線路５を介して入力端子Ｐ、
に第３図イに示す３種の制御信号が入力する。この制
御信号であるパルス信号は、バツファ工Ｃ，を介してＮ
ＡＮＤゲートエＣ７およびパルス幅弁別回路７に入力す
る。このパルス信号はパルス幅弁別回路７の第１の遅延
回路８で抵抗Ｒ１ｓコンテンサａ、 による充電時間
の調整によって時間Ｔ、たけ遅延されてバツファ工Ｃ２
からパルス信号を出力する。（この実施例では、遅延時
間Ｔ。An input terminal P from the central processing unit 4 via a control line 5;
The three types of control signals shown in FIG. The pulse signal, which is this control signal, is passed through a buffer circuit C, to N
The signal is input to AND gate C7 and pulse width discrimination circuit 7. This pulse signal is delayed by a time T by the first delay circuit 8 of the pulse width discrimination circuit 7 by adjusting the charging time by the resistor R1s and the capacitor a.
Outputs a pulse signal from. (In this example, the delay time T.
を、Ｔｉ ） Ｔ３） Ｔ２になるように設定しである
。）すなわち、第３図ハに示すように、制御信号のうぢ
タイミング信号Ｓｄを取り除いたスタート信号Ｓ８およ
びアドレス信号Ｓａが得られる。このと穴、ダイオード
Ｄ１ け入力パルス信号の立ち下りでコンデンサＣ２
の電荷を放電し、出力パルス信。is set so that Ti) T3) T2. ) That is, as shown in FIG. 3C, a start signal S8 and an address signal Sa from which the timing signal Sd of the control signal is removed are obtained. At this point, the diode D1 is connected to the capacitor C2 at the falling edge of the input pulse signal.
discharges the charge and outputs a pulse signal.
号の立ち下りを一致させている。同様に、第２の遅延回
路９で時間Ｔ４ だけ遅延され（この実施例では、遅延
時間Ｔ４ を、Ｔｉ１）Ｔｉ）Ｔｉにンンるように設
定しである。）、制御信号のうちスタート信号Ｓ８のみ
が得られる。The falling numbers of the numbers are made to match. Similarly, the second delay circuit 9 delays the signal by a time T4 (in this embodiment, the delay time T4 is set to Ti1)Ti)Ti. ), only the start signal S8 among the control signals is obtained.
一方、抵抗Ｒ３、コンデンサＣ８およびバツファ工Ｏ５
により、電源投入時から時間Ｔ５ だけＨレベルの電
圧が得られ、この信号と、前記パルス幅弁別回路７から
得られるスタート信号Ｓ８とでＯＲをとりアドレスカウ
ンタ１０のパワーオンリセットを行なう。これは、ｉ４
源投入時、各伝送中継回路１．１・・・からデータ伝送
線路６にデータ出力をさせないためのものである。また
、各伝ｊ没中わ４ζ回路１，１・・・はアドレス設定回
路１１によりアドレス化しであるので、制御信号のうち
アドレス信号Ｓａをアドレスカウンタ１０でカウントし
、その設定されたアドレスと一致することで自己の伝送
中πＩ′に回路１が選択されたことを識別できる。On the other hand, resistor R3, capacitor C8 and buffer capacitor O5
As a result, an H level voltage is obtained for a time T5 from the power-on, and this signal is ORed with the start signal S8 obtained from the pulse width discrimination circuit 7 to power-on reset the address counter 10. This is i4
This is to prevent data output from each transmission relay circuit 1.1 to the data transmission line 6 when the power is turned on. In addition, since each transmission circuit 4ζ circuit 1, 1, . By doing so, it is possible to identify that circuit 1 was selected at πI' during its own transmission.
上記の過程をさらに詳しく説明すると、最初に、各チャ
ンネル２．２・・・のデータ伝送に先立ち、中央処理装
Ｗ４からスタート信号５ｌｌＩを出力し、すべての伝送
中継回路１のアドレスカウンタ１０をリセットする。こ
れは、中央処理装置４がアドレスゼロの伝送中継回路１
を選択したことになる。To explain the above process in more detail, first, prior to data transmission on each channel 2, 2..., the central processing unit W4 outputs a start signal 5llI, and the address counters 10 of all transmission relay circuits 1 are reset. do. This means that the central processing unit 4 is the transmission relay circuit 1 with address zero.
This means that you have selected .
（実際には、アドレスゼロに、各伝送中継回路１を設定
していない。）このとき、アドレスカウンタ１０は、パ
ルス幅弁別回路７の出力を０ＬＯＯＫ端子に接続しであ
るので、＋１カウントするか、その後直ちにリセットさ
れる。(Actually, each transmission relay circuit 1 is not set to address zero.) At this time, since the output of the pulse width discrimination circuit 7 is connected to the 0LOOK terminal of the address counter 10, it will count +1. , then reset immediately.
アドレスの番目の伝送中継回Ｆｌｊ５１を選択する場合
、続いてｎヶのアドレス信号Ｓａｄ、Ｓａ、２、・・・
・・・Ｓａ、１を出力する。アドレス設定回路１１はＳ
Ｗによって２進数でアドレスを設定しであるので、この
アドレスと前記アドレスカウンタ１０の出力が一致する
と、第２図に示す点二の信号は、第３図二に示すように
、つぎのアドレス信号Ｓａが出力されるまでＨ（ハ）レ
ベルの電圧となり、アドレス選択信号Ｓｃが得られる。When selecting the address-th transmission relay circuit Flj51, successively n address signals Sad, Sa, 2, . . .
...Sa, 1 is output. The address setting circuit 11 is S
Since the address is set in binary by W, when this address matches the output of the address counter 10, the signal at point 2 shown in FIG. 2 becomes the next address signal as shown in FIG. 3 2. The voltage remains at H (C) level until Sa is output, and the address selection signal Sc is obtained.
このアドレス選択信号ＳＣとパルス幅弁別ｌ路７の出力
信号ハはＡＮＤゲートエ０．でＡＮＤがとられ、この出
力信号ホでチャンネルカウンタエＯ６はりセットされる
。チャンネル力ウンタエ０６ の０１００１１ｍ端子に
は、アドレス選択信号Ｓａと制御信号イとのＮＡＮＤを
とった出力信号へか入力し、チャンネルカウンタエＣ８
はａ’ｂｏａＫ端子の入力信号の立ち下りでカウンタ動
作を行なうので、このときチャンネルカウンタエ０８
は−ト１カウントする。しがし、同時にＲＥＳＥＴ端子
にリセット信号ホが入力するので、出力Ｑｏ ｚ Ｑ
ｌ 、・・・・・・Ｑ６ はリセットされる。チャン
ネルカウンタエＯ，の出力ＱＣｓ Ｑ、ｌ −。This address selection signal SC and the output signal C of the pulse width discrimination circuit 7 are AND gated 0. AND is performed, and the channel counter O6 is set with this output signal. An output signal obtained by NANDing the address selection signal Sa and the control signal A is input to the 010011m terminal of the channel counter C8.
Since the counter operation is performed at the falling edge of the input signal of the a'boaK terminal, at this time, the channel counter E08
Count 1. However, at the same time, the reset signal H is input to the RESET terminal, so the output Qo z Q
l,...Q6 are reset. Output QCs Q, l − of channel counter E O,.
・・・・−・Ｑ６ はチャンネルセ°レクタＸ ａ、、
、工０１１＊工Ｃ１！のそれぞれのセレクト端子Ａ、
Ｂ、Ｏに接続してあり、選択された各入力端子の信号は
出力端子２から出力される。また、Ｄｉｓ端子をＨ（Ｒ
ｄレベルの電圧にすると、出力端子Ｚは高インピーダン
スになる。......Q6 is the channel selector Xa,,
, Engineering 011* Engineering C1! respective select terminals A,
B and O, and the signal of each selected input terminal is output from the output terminal 2. Also, set the Dis terminal to H(R
When the voltage is at level d, the output terminal Z becomes high impedance.
ｎ１ｌｉ目σ）アドレス信号Ｓａ、ｎが出力されて自己
の中継回路１が選択されると、チー）・ンネルカウンタ
ＩＯｓ はリセットし、チャンネルセレクタエＯ１、
はｘｏを、■ａ、置；、ｔｘ、 を、１Ｃ０２はＸ、
６を選択する。When the n1lith σ) address signal Sa,n is output and its own relay circuit 1 is selected, the channel counter IOs is reset and the channel selector O1,
is xo, ■a, place;, tx, 1C02 is X,
Select 6.
また、チャンネルカウンタＩＣ容 σ）出力Ｑ３ 、
Ｑ４ は、ＯＲゲートエＣＩ３を介し゛Ｃチャンネル
セレクタエ０１Ｇの］〕七上端子へ、同様に、インバー
タエａｔ６および０１（ゲートエ０１４を介してチャン
ネルセレクタエＣ８のＤｔｓ端子へ、インバータエ０１
７およびＯＲゲートＩＣ３，を介してチャンネルセレク
タＩＣ，、のＤｔｓ端子へそれぞれ接続してあり、チャ
ンネル力ウンタエＣ６の出力が１０進でＯ〜７まてはＩ
Ｏ，ｏのＤｔｓ端子のみがｎレベルの１に圧（第３図ト
）、８〜１５まではＩＣ口のＤｔｓ端子をＬ（（→レベ
ルの電圧（第３図チ）、１６−；２３す５ではＩＣ１ｆ
のＤｔｓ端子をＪ→レベルの電圧（第３ＦｙＪす）にす
る。そして、チャンネルカウンタＩＣｓ の出力が上記
０〜７．８〜１５．１６〜２３のとき、チャンネル力ウ
ンタエＣ８からチャンネルセレクタエ０ｆｆ１ ％ 工
Ｃ１１％ 工Ｃｌ２（７）端子Ａ、Ｂ、（３への出カバ
ターンは同じであることから各チャンネル信号Ｘ。Ｘ、
・・・・・・Ｘｔ、の切換が可能となる。In addition, the channel counter IC capacity σ) output Q3,
Q4 is connected to the seventh upper terminal (of C channel selector 01G) via OR gate CI3, and similarly to the Dts terminal of channel selector C8 via gate 014 to the Dts terminal of inverter at6 and 01 (via gate 014).
7 and OR gate IC3, respectively, to the Dts terminal of the channel selector IC, .
Only the Dts terminals of O and o are set to n level 1 (Fig. 3 G), and from 8 to 15, the Dts terminal of the IC port is set to L ((→ level voltage (Fig. 3 H), 16-; 23 IC1f in case 5
The Dts terminal of the terminal is set to the J→level voltage (3rd FyJ). When the output of the channel counter ICs is 0 to 7.8 to 15.16 to 23, the channel power counter C8 to the channel selector 0ff1%, C11%, C11%, and Cl2 (7) terminals A, B, (3) Since the output turn is the same, each channel signal X.X,
. . . It becomes possible to switch Xt.
このように、アドレス信号Ｓ ａ、、 ｎが出力される
と、アドレスのｎ番目の伝送中相１同路１が選択され、
まずチャンネルセレクタエＣ００のチャンネル信号Ｘｏ
が出力ｉＱＷ、 ｆｚから出力され、第３図ヌに示す
ように、順次制御信号のうちタイミング信号Ｓｄ、、、
Ｓｄ、 ２・・・・・・ｓａ、、７．が出力されるに従
ってチャンネルセレクタエ０ＩＯｓ ＩＣ，、’ｉ ’
１．０１２の各出力端子Ｚから各チャンネル２の出力信
号が１１）られる。工Ｏ１，はスリーステートバッファ
で、そのフントロール端子Ｃにはアドレス選択信号Ｓｃ
とＮＮＤゲートエＣ７の出力とのＡＮＤをとった（ｉ？
号（第３図ル）が入力するので、入力端子Ｐ、からの入
力がＬ（ｎレベルの電圧のとき、ずｔｒわちアドレス信
号Ｓａ、１ ％ Ｓａ、２１．、、 、、、 Ｓａ、ｎ
、 Ｓ ａ、ｎ＋１ もしくはタイミング信号Ｓｄ１
、Ｓｄ、＊・・・・・・、Ｓｄ、＊ｓがＬ（０９レベル
の電圧のときのみスリーステートバッファＩＣ１９のゲ
ートが開き、出力端子Ｐ２ からデータ伝送４’ｊ’
ｈ５６５へ各チャンネル２．２・・・のデータであるデ
ジタル信号（第３図才）を順次出力する。In this way, when the address signal S a,, n is output, the n-th transmitting phase 1 same path 1 of the address is selected,
First, channel signal Xo of channel selector E C00
are output from the outputs iQW, fz, and as shown in FIG. 3, the timing signals Sd, . . .
Sd, 2...sa, 7. Channel selector 0IOs IC,,'i'
The output signal of each channel 2 is outputted from each output terminal Z of 1.012 (11). O1, is a three-state buffer, and its controller terminal C receives an address selection signal Sc.
and the output of NND gate E C7 (i?
(Figure 3) is input, so when the input from the input terminal P is at the L (n level voltage), the address signal Sa, 1% Sa, 21., , , Sa, n
, S a,n+1 or timing signal Sd1
, Sd, *..., Sd, *s is L (09 level voltage, the gate of three-state buffer IC19 opens, and data transmission from output terminal P2 4'j'
Digital signals (see Fig. 3), which are data of each channel 2, 2, etc., are sequentially output to the h565.
以上のように、アドレスｎ番目の伝送中継回路１にデー
タ出力線３を接続した各チャンネル２のデータであるデ
ジタル信号の伝送が終了すると、再度中央処理装置４か
らｎ ＋１番目のアドレス信号Ｓａ、ｒｌ＋１が出力さ
れ、アドレス選択信号ＳｃはＬ （（４９レベルの電圧
となってタイミング信号Ｓｄの取り入れは禁止される。As described above, when the transmission of the digital signal which is the data of each channel 2 connected to the data output line 3 to the transmission relay circuit 1 of the n-th address is completed, the central processing unit 4 again sends the n+1-th address signal Sa, rl+1 is output, and the address selection signal Sc becomes L ((49 level voltage), and the reception of the timing signal Sd is prohibited.
そして、データ伝送線路５と各チャンネルセレクタｌ０
１ｏｓ 工０１１％工ａｃｔの出力端子２とを電気的に
切り放し、アドレスｎ＋１番目の伝送中継回路１に制御
が移る。Then, the data transmission line 5 and each channel selector l0
The output terminal 2 of 1os and 011% act is electrically disconnected, and control is transferred to the transmission relay circuit 1 at address n+1.
以上述べたように、この発明によれば、中央処理装ｒに
、単一の制７．ｉｌ ｉ６１路および単一のデータ伝送
線路を並列に接続するとともに、この制御線路およびデ
ータ伝送線路を、各チャンネルのデータ出力線を接続し
た複数の伝送中継回路にそれぞれ接続して構成し、中央
処理装置灯からパルス幅の異なる数種の制御信号を前記
制御線路に出して各伝送中継ｌｕｌ路を剋択し、そのが
択された伝送中継回路の各チャンネルのデータは、前記
データ伝送中継回路を介して時分割で中央処理装置に伝
送するようにしたので、中央処理装置に名チャンネルの
データ信号線を別々に配線する必要がなくなり、２本の
信号線で簡単にデータ伝送できるという効果があり、し
たがって設備が簡彬になるという効果がある。As described above, according to the present invention, a single system 7. il i61 line and a single data transmission line are connected in parallel, and the control line and data transmission line are respectively connected to a plurality of transmission relay circuits to which the data output lines of each channel are connected, and the central processing Several types of control signals with different pulse widths are sent from the device lights to the control line to select each transmission relay path, and the data of each channel of the selected transmission relay circuit is transmitted to the data transmission relay circuit. Since the data is transmitted to the central processing unit in a time-sharing manner via the central processing unit, there is no need to separately wire the data signal lines of the main channels to the central processing unit, and the effect is that data can be easily transmitted using two signal lines. ,Therefore, this has the effect of simplifying the equipment.
第１図はこの発明に係る多チャンネルのデジタル信号伝
送方式の説明図、第２図はこの発明に係る伝送中継回路
の電気回路図、第３図は第２１２１に示す各点のタイム
チャートである。
１・・・・・・・・・伝送中継回路
２・・・・・・・・・チャンネル
３・・・・・・・・・データ出力線
４・・・・・・・・・中央処理装置
５・・・・・・・・・制御線路
６・・・・・・・・・データ伝送路
Ｉ・・・・・・・・・パルス幅弁別回路１０・・・・−
・・・・アドレスカウンタ１１・・・・・・・・・アド
レス設定回路■ＣＩＩ・・・・・・・・・チャンネルカ
ウンタｌ０Ｉｏ、工０１１ 、工Ｃ１ｆｆ１・・・・・
・・・・チャンネルセレクタFig. 1 is an explanatory diagram of a multi-channel digital signal transmission system according to the present invention, Fig. 2 is an electric circuit diagram of a transmission relay circuit according to the invention, and Fig. 3 is a time chart of each point shown in Fig. 2121. . 1...Transmission relay circuit 2...Channel 3...Data output line 4...Central processing unit 5...... Control line 6... Data transmission line I... Pulse width discrimination circuit 10...-
...Address counter 11...Address setting circuit ■CII...Channel counter l0Io, 011, C1ff1...
...Channel selector
Claims (1)
中継回路と、その各チャンネルのデータを処理する中央
処理装置とを有するデータ処理システムにおいて、前記
中央処理装置に、単一の制御線路および単一のデータ伝
送線路を並列に接続するとともに、この制御線路および
データ伝送線路を前記複数の伝送中Ｍ［ｒ、ｊｌ路にそ
れぞれ接お１ミして構成し、中央処理装置Ｎからパルス
幅の異なる数種の制御信号を前記制御線路に出力するこ
とにより、各伝送中継回路を選択し、その選択された伝
送中継回路の各チャンネルのデータを、前記データ伝送
線路を介して時分割で中央処理装ｈ￥に伝送するように
したことを特徴とする多チャンネルのデジタル信号伝送
方式。 ２）パルス幅の異なる数種の制御信号を判別するパルス
幅弁別回路と、その制御信号によりアドレスを判別する
アドレスカウンタと アドレス設定回路と、各チャンネ
ルのデータ出力線を接続した任意の数のチャンネルセレ
クタを制御するチャンネルカウンタとを具備し、前記パ
ルス幅弁別回路を介して出力される制御信号の命令によ
り、アドレス信号を判別してそのアドレスがアドレス回
路に設定したアドレスと一致したとき、前記チャンネル
カウンタにより各チャンネルセレクタを選択し、このチ
ャンネルセレクタから各チャンネルのデータであるデジ
タル信号を順次時分割で出力するようにしたことを特徴
とする伝送中継回路。[Scope of Claims] 1) In a data processing system including a plurality of transmission relay circuits to which data output lines of each channel are connected, and a central processing unit that processes data of each channel, the central processing unit has a A single control line and a single data transmission line are connected in parallel, and the control line and data transmission line are connected to the plurality of transmission lines M[r, jl, respectively. By outputting several types of control signals with different pulse widths from the device N to the control line, each transmission relay circuit is selected, and the data of each channel of the selected transmission relay circuit is transmitted via the data transmission line. A multi-channel digital signal transmission system characterized by transmitting signals to a central processing unit in a time-division manner. 2) An arbitrary number of channels in which a pulse width discrimination circuit that discriminates between several types of control signals with different pulse widths, an address counter and address setting circuit that discriminates addresses based on the control signals, and data output lines of each channel are connected. and a channel counter that controls the selector, and when the address signal is determined according to the command of the control signal outputted through the pulse width discrimination circuit and the address matches the address set in the address circuit, the channel counter A transmission relay circuit characterized in that each channel selector is selected by a counter, and a digital signal that is data of each channel is sequentially output from the channel selector in a time-division manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16826082A JPS5958935A (en) | 1982-09-29 | 1982-09-29 | Multichannel digital signal transmission system and transmission repeating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16826082A JPS5958935A (en) | 1982-09-29 | 1982-09-29 | Multichannel digital signal transmission system and transmission repeating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958935A true JPS5958935A (en) | 1984-04-04 |
| JPH033978B2 JPH033978B2 (en) | 1991-01-21 |
Family
ID=15864707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16826082A Granted JPS5958935A (en) | 1982-09-29 | 1982-09-29 | Multichannel digital signal transmission system and transmission repeating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958935A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392613A (en) * | 1977-01-25 | 1978-08-14 | Tokyo Electric Power Co Inc:The | Data transmission system |
| JPS53128904A (en) * | 1977-04-15 | 1978-11-10 | Yokogawa Hokushin Electric Corp | Data communication device |
| JPS55165094A (en) * | 1979-06-09 | 1980-12-23 | Kojima Seisakusho:Kk | Transmission method of information to remote control unit and its unit |
| JPS56154824A (en) * | 1980-04-30 | 1981-11-30 | Matsushita Electric Works Ltd | Detecting circuit for pulse signal |
-
1982
- 1982-09-29 JP JP16826082A patent/JPS5958935A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392613A (en) * | 1977-01-25 | 1978-08-14 | Tokyo Electric Power Co Inc:The | Data transmission system |
| JPS53128904A (en) * | 1977-04-15 | 1978-11-10 | Yokogawa Hokushin Electric Corp | Data communication device |
| JPS55165094A (en) * | 1979-06-09 | 1980-12-23 | Kojima Seisakusho:Kk | Transmission method of information to remote control unit and its unit |
| JPS56154824A (en) * | 1980-04-30 | 1981-11-30 | Matsushita Electric Works Ltd | Detecting circuit for pulse signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033978B2 (en) | 1991-01-21 |
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