JPS5957348A - 情報処理装置における命令取出しの禁止及び禁止の取消し方式 - Google Patents
情報処理装置における命令取出しの禁止及び禁止の取消し方式Info
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- JPS5957348A JPS5957348A JP14691582A JP14691582A JPS5957348A JP S5957348 A JPS5957348 A JP S5957348A JP 14691582 A JP14691582 A JP 14691582A JP 14691582 A JP14691582 A JP 14691582A JP S5957348 A JPS5957348 A JP S5957348A
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- control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明け、１個又は複数個の命令バッファ・レジスタを
持ち、現在実行中の命令に後続する命令を予め命令バッ
ファ・レジスタ中ＶＣ取り込ンテおくＩうにした情報処
理装Ｖｔにおい−ｃ１任意の命令実行中或は任意の命令
の中において命令取出しアクセスの禁止及び禁止の堆消
しを制御用記憶からの読出しデータに基づいて行う情報
処理装置における命令取出しの禁止及び禁止の取消し方
式に関するものである６ 〔従来技術と問題点〕 第１図は先行制御方式をとるパイプライン計算機の命令
実行過程火水す図である。第１図（ａｌにおいて、６ｉ
令］ないし命令３の各１区切りはｌＣＰＵタイクルを表
わ４．。個々の命令実行過程は、第１図（１３１に示す
工うＶ（フェーズＡないしフェーズｌｉ’ 、Ｃりなる
６１１４のフェーズに命令フェッチ・フェーズを加えた
７フエーズシこ分割される。先行制御方式をとるバイブ
ラインｉｔｌ算機においては、１個又は″ｆＭ数個の命
令バッファ・レジスタを持ち、上記の如く順序つけられ
た一連の動作がなされ、先に始められた命令１の結果の
格納が終らないうちに、次の命令２、命令３の取出し、
解読が行われ、さらに使用するオペランドやレジスタが
異なるどきは、オペランドの取出し、実行、チェック、
結果の格納′までの前の命令１と異なるステップが並行
して行われる。こび）ように各７エーズは１又は２ＣＰ
Ｕサイクル毎に新しい人力を受けつけることかできる。 しかし、ある命令実行中、ＰＳ’ｖＶ（プログラム・ス
ティタス・ワード）を１１’ ！替えるような命令がく
ると、それ以降は新しく書かれたＰＳＷにエリ実行しな
ければならない。したがって、先行して取出した命令は
、ギャンセルし、新しいＰＳＷに従った命令の再取出し
を行わなければならない。このように命令のｆ４−類に
よっては、命令の再取出しを行わなければならないもの
、例えばシステム制御マスク、制御レジスタなどの内容
を変更する命令や、ＬＯＡＤ １’ＳＷのような他領
域へのジャンプ命令がある。これらの命令を実行する場
合、その命令に後続する命令を命令バッファ・レジスタ
に先取りしておくことは不必要になる。 ｅｕ、ｔハ、ＬＯＡＩＪ ＰＳＷカ１００４Ｆ地であ
ルトすると１０１番地の命令を命令バッファ・レジスタ
に先取りしておくことは不必要になる。命令取出しアク
セスを行うと、命令７エツチと現在進行中の命令のオペ
ランド・アクセスが競合することになる。不必要な命令
取出しアクセスのために、現在進行中のオペランド・ア
クセスが遅らされたりするのは、性能の向上を妨ける要
因ともなる。従来け、命令取出しの禁止及び禁止の取消
しをハード的に行っているため、命令取出しの禁止及び
禁止の取消しを自由に変更することができなかった。 〔発明の目的〕 本発明は、上記の問題を解決するものであって、不必要
な命令の取出しの禁止及び禁止の取消しを自由に行うこ
とができる情報処理装置における命令取出しの禁止及び
禁止の取消し方式を提供することを目的とするもの工あ
る。 〔発明の構成〕 ソノために本発明の情報処理装置における命令取出しの
禁止及び禁止の取消し方式は、先取りした命令を格納す
る１ （Ｉ＾１又は複数個の命令バッファ・レジスタ、
上記複数個の命令バッファ・レジスタに格納された命令
を選択するセレクタ、上記セレクタから出力された命令
の実行を制御するパイプライン制御部、及び命令の取出
しを制−御する命令制御部を備え、上記命令制御部は命
令の先取りを行い、上記パイプライン制御部は命令をパ
イプライン的に処理するＭｓＵ御を行うようになった情
報処理装置において、上記パイプライン制御部にラッチ
回路と制御用記憶とを設けるとともに、上記命令制御部
は上記ラッチ回路の出力に応じて命令取出しの禁止又は
禁止の取消しを行うように構成され、上舵制御用配憶に
は命令フェッチ禁止情報と次アドレス情報とを少なくと
も有する枚数の制御ＷＱが格納され、上舵制御用配憶は
、パイプラインに投入された命令のオペレーンヨン・コ
ートＸけ一ヒ記仄′アドレス情報に裏ってリード・アク
セスさオ′
持ち、現在実行中の命令に後続する命令を予め命令バッ
ファ・レジスタ中ＶＣ取り込ンテおくＩうにした情報処
理装Ｖｔにおい−ｃ１任意の命令実行中或は任意の命令
の中において命令取出しアクセスの禁止及び禁止の堆消
しを制御用記憶からの読出しデータに基づいて行う情報
処理装置における命令取出しの禁止及び禁止の取消し方
式に関するものである６ 〔従来技術と問題点〕 第１図は先行制御方式をとるパイプライン計算機の命令
実行過程火水す図である。第１図（ａｌにおいて、６ｉ
令］ないし命令３の各１区切りはｌＣＰＵタイクルを表
わ４．。個々の命令実行過程は、第１図（１３１に示す
工うＶ（フェーズＡないしフェーズｌｉ’ 、Ｃりなる
６１１４のフェーズに命令フェッチ・フェーズを加えた
７フエーズシこ分割される。先行制御方式をとるバイブ
ラインｉｔｌ算機においては、１個又は″ｆＭ数個の命
令バッファ・レジスタを持ち、上記の如く順序つけられ
た一連の動作がなされ、先に始められた命令１の結果の
格納が終らないうちに、次の命令２、命令３の取出し、
解読が行われ、さらに使用するオペランドやレジスタが
異なるどきは、オペランドの取出し、実行、チェック、
結果の格納′までの前の命令１と異なるステップが並行
して行われる。こび）ように各７エーズは１又は２ＣＰ
Ｕサイクル毎に新しい人力を受けつけることかできる。 しかし、ある命令実行中、ＰＳ’ｖＶ（プログラム・ス
ティタス・ワード）を１１’ ！替えるような命令がく
ると、それ以降は新しく書かれたＰＳＷにエリ実行しな
ければならない。したがって、先行して取出した命令は
、ギャンセルし、新しいＰＳＷに従った命令の再取出し
を行わなければならない。このように命令のｆ４−類に
よっては、命令の再取出しを行わなければならないもの
、例えばシステム制御マスク、制御レジスタなどの内容
を変更する命令や、ＬＯＡＤ １’ＳＷのような他領
域へのジャンプ命令がある。これらの命令を実行する場
合、その命令に後続する命令を命令バッファ・レジスタ
に先取りしておくことは不必要になる。 ｅｕ、ｔハ、ＬＯＡＩＪ ＰＳＷカ１００４Ｆ地であ
ルトすると１０１番地の命令を命令バッファ・レジスタ
に先取りしておくことは不必要になる。命令取出しアク
セスを行うと、命令７エツチと現在進行中の命令のオペ
ランド・アクセスが競合することになる。不必要な命令
取出しアクセスのために、現在進行中のオペランド・ア
クセスが遅らされたりするのは、性能の向上を妨ける要
因ともなる。従来け、命令取出しの禁止及び禁止の取消
しをハード的に行っているため、命令取出しの禁止及び
禁止の取消しを自由に変更することができなかった。 〔発明の目的〕 本発明は、上記の問題を解決するものであって、不必要
な命令の取出しの禁止及び禁止の取消しを自由に行うこ
とができる情報処理装置における命令取出しの禁止及び
禁止の取消し方式を提供することを目的とするもの工あ
る。 〔発明の構成〕 ソノために本発明の情報処理装置における命令取出しの
禁止及び禁止の取消し方式は、先取りした命令を格納す
る１ （Ｉ＾１又は複数個の命令バッファ・レジスタ、
上記複数個の命令バッファ・レジスタに格納された命令
を選択するセレクタ、上記セレクタから出力された命令
の実行を制御するパイプライン制御部、及び命令の取出
しを制−御する命令制御部を備え、上記命令制御部は命
令の先取りを行い、上記パイプライン制御部は命令をパ
イプライン的に処理するＭｓＵ御を行うようになった情
報処理装置において、上記パイプライン制御部にラッチ
回路と制御用記憶とを設けるとともに、上記命令制御部
は上記ラッチ回路の出力に応じて命令取出しの禁止又は
禁止の取消しを行うように構成され、上舵制御用配憶に
は命令フェッチ禁止情報と次アドレス情報とを少なくと
も有する枚数の制御ＷＱが格納され、上舵制御用配憶は
、パイプラインに投入された命令のオペレーンヨン・コ
ートＸけ一ヒ記仄′アドレス情報に裏ってリード・アク
セスさオ′
【、上記制御用記１意がら読出された命令フ
ェッチ禁止′１ａ報か上記ラッテ回路にラッチされるよ
うに構成されたことを特徴とするものである。 〔発明の実施例〕 以下、本発明の実施例を図面を参照しつつｈ見間する。 第２図は本発明の１実施例を示すブ【ズック図、第３図
はフェーズ・タグの概要を示す図、第４図はフェーズＡ
タグの詐細例を示す図、第５図は本発明か適用さ２する
Ｃ８（制御１用ｎＱ憶）の４４１１成例を示す図、＠６
図は本発明におけるバイブライン処埋の例を示す図、第
７図は本発明における命令制御部の構成の１例を示す図
である０図番τおいて、１け記憶装聞、２ないし４目命
令バツフア・レジ、ｌ’、５ｉｊセレクタ、６けパイプ
ライン制御部、７は命令制御部、８ＡはフェーズＡタグ
、８１３けフェーズＢタグ、８ＣけフェーズＣタグ、８
ＤはフェーズＩ）タグ、８ＥはフェーズＣタグ、９けラ
ッチ回路、ＩＯｉ’Ｃ８（制御用配憶）％１１はＢレジ
スタ、１２ｉｔＸレジスタ、１３はＤレジスタ。 １４はワークルジスタ、１５はワーク２レジスタ、１６
けセレクタ、１７はＡＤＩ）Ｉｎ （加算器）、１８は
レジスタ、１９ｉｔ命令取出し要求発生回路、２０ ｎ
命令バッファ・レジスタ・クロック制御回路、２］は
命令取出し要求に対するインターロック制御回路を示す
。 第２図において、記憶装置】から翁令か読出されて命令
バッファ・レジスタ２ないし４に格納さし、命令バッフ
ァ・レジスタ２ないし４に格納された翁令がセレクタ５
を通してパイプライン１ｌｊｌＪ御部６に込らＪ’Ｌる
。命令制御部７では命令フェッチの制御を行い、パイプ
ライン制御部６では命令をパイプライン的に処理するた
めの制御を行う。、・クイブライン制御部６では、命令
実行過程のフェーズＡ’ｔｌ’Ｃ８１０から情報かフェ
ーズＡダーグ８Ａに読出される。フェーズＡタグ８Ａと
け、−Ｃ８Ｉ（１から読出された情報を受けるレジスタ
で、ｃｓｔ。 から読出された内容は、必らずこのレジスタに一度格納
される。このレジスタは、パイプラインのフェーズＡの
中で格納されるのでフェーズＡタグと叶けれる。従って
第３図に示すように命令かパイプラインのフェーズＡか
らフェーズＦと流れていくのと回期してフェーズＡメグ
８への出力もフェーズＢに有る同様なレジスタ（フェー
ズＢタグ８Ｂ）に情報を臥ばんさせ、以下同様にフェー
ズＣタグ８Ｃ１フエーズｌ〕タグ８１ハフエーズＥタグ
８Ｅとシフトしていく。このタグ（レジスタ）の情報は
、各々のフェーズで他種しなければならない機能（仕事
）を示している。たとえばフェーズＡで１、第４図圧示
すようにオペランドアドレス計算のためのＡ １３１）
ＩＪ ｔｔ （加算器）１７の人力制側１を主に行っ
ている。第４図において、セレクタ１６ではフェーズＡ
タグ８への内容に応じてＡＤＤＥＲ１７の入力１ないし
入力３に入力する内容が選択される。例えば、フェーズ
Ａタグ８ＡのＢＩＴＯと１が０】”の場合にはＢレジス
タ】１の内容。 １０″の場合にけワークルジスタ１４０内答、１１”の
場合にに；ｌワーク２レジスタ１５の内容かセレクタ１
６によって選択され、 ＡＤＩ）Ｅｌ’ｔｌ ７の入力
ｌに入力される。又、フェーズＣタグ８人の■３ＩＴ２
と３が０１”の場合にはＸレジスタ１２の内容、′１０
１１の場合にはソークルレジスタ１４の内容、′１１”
のＪ揚名・にけワーク２レジスタ１５の内容がセレクタ
１６によって選択され、ＡＤＤＥ）１゜１７の入力２に
入力される。フェーズＡタグ８ＡのＢ １１’ ４と５
か０１”の場名にはｌ〕レジスタ１３の内容、”１０”
のＪ場合にはワークルジスタ】４の内容、Ｈ】１′″の
」易曾にはワーク２レジスタ１５の内容がセレクタ１６
によって選択され、ＡＤＤＥＲ１７の入力３に入力され
る。レジスタ１ＢはＡＤＤ１３几１７の出力を格納する
ものである０本発明は、このフェーズＡタグ８Ａの特定
ノヒット、ＩＮＨＩＦＣＨＬＣＩＩビットが！１”であ
る場合にラッチ回路９がｌｔ＋にセットされ、フェーズ
Ａタグ８のＩＮＩＩ ＩＦＣＩＩ ＬＣＨピッ ト
が” ０”にブＩったときにラッチ回路９が０”にセッ
トさ才■る。 このラッチ回路９の出力Ｑ：ｌ命令匍制御部７に送られ
る。命令制（ｉＬｔ１部７では、ラッチ回路９が１”Ｉ
／Ｃセットされていると命令取出しを禁止するように処
理が行われる。 第５１ｉ￥Ｉ ）、ｔ ＣＳの構成例
を示Ｌ７たものである。Ｌ ＯＡ Ｌ） Ｐ ８ Ｗ
という命令がパイプライン制御部６に投入されると、オ
ペレーション・コードＸマ８２マをアドレス情報とじ１
Ｃ８１（ｌからデータが読出され、このデータがフェー
ズＡタグ８Ａとされる。フェーズＡタグ８ Ａ ｉＮＮ
ｉ、ｌｉ’Ｃ）ｉ ＬＣＩＩビットを含む枚数の
制ｔ＋１１＋用ビット及び次（ＮＬＸ’１’）アドレス
部を持っている。次アトし′ス部け、例えば次のように
使用される。命令の中に１１、ｉｌノロ−で実行される
ものと枚数のフローによって実行されるものかあり、次
アドレス部は医のフローのフェーズＡ４グ８Ａの格納番
地を示している、ＬＯＡＩ）ＰＳＷという命令は複数の
フロ一番でエリ実行される。ＬＯＡＤ ＰＳＷに関連
する最初のフェーズＡタグ８ＡのＩＮＨＩＦＣＨＬＣＨ
ビット″１”にされ、最後のフェーズＡタグ８ＡのｌＮ
ｉ１ ＩＦＣＨＬＣＩＩビットは０”にされる、中間
のフェーズＡメグ８ＡのＩＮＩ■ ＩＦＣＨＬＣＨビ、
ットも１″にされる。第６図は、１個の機械諸命令が複
数のフローにょうで実行される例を示している。先に述
べたように、Ｉ・ＯＡＤ ＰＳＷという命令も複数のフ
ローに工っで実行されるものである。 １、ＯＡＤ ＰＳＷの例について説明すると、第１フ
ローにおいて、Ｃ８１０からＴ、０ＡＩＪ ＰＡＷの
オペレーション・コードＸ ’８２’が読出される。Ｉ
ＮＨＩＦＣＨＬＣＨビットが１”であるのでラッチ回に
セットされたことを命令制御部７が読取ると、以降の命
令取出しを禁止する処理か命令制御部７において行われ
る。そして、ＬＯＡＤ ＰＳＷによる処理が進行し、
Ｍ後の第ｎフローになると、ＩＮＵ ＩＦＣＨＬＣ）
１ビツトが′０”とされるので、路９が００”にセット
されたことを命令制御回路７が読取ると、命令制御部７
では命令取出しの禁止が取消される。このように本発明
は、命令実行中或は命令の中において、不必要な命令取
出しの禁止及び禁止の取消しを制御用記憶の読出しデー
タに基づいて行うようにしたものである。命令制御部の
構成の１例を示したのが第７図である。第７図において
、命令取出し要求発生回路１９でｔ土、命令取出し禁止
条件が無ければ即ちラッチ回路９の出力が′θ′′であ
れば、若しくけインターロックされていなければｓＳユ
ニット（記憶制御部、図示せず）に対し向合読出し要求
を発行し、Ｓユニットから受付は信号が送られてくると
、命令バッファ・レジスタ・クロック制御回路２０にそ
のＳユニット受付は信号を通知する。その結果、命令バ
ッファ・レジスタ・クロック制御回路２ｏでハ、命令バ
ッファ・レジスタの内容をシフトさせる。命令取出し要
求に対するインターロック制御回路２１では、Ｓユニッ
トからメモリ待ちにょるインターロック信号が送られて
くると、命令取出し要求発生回路１９をインターロック
する。命令取出し要求発生回路１９では、インターロッ
クされた場合や命令取出し禁止条件が有（ラッチ回路９
の出力か１”）の場合には、Ｓユニ・ソトに対する命令
取出し要求の発行が禁止される。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、命令
実行中或は命令の中において命令取出しの禁止或は禁止
の取消しを制御用記憶の読出しデータに基づいて行うの
で、不必要な命令の先取りの禁止及び禁止の取消しを自
由に行うことができ。 性能の向上を図ることができる。
ェッチ禁止′１ａ報か上記ラッテ回路にラッチされるよ
うに構成されたことを特徴とするものである。 〔発明の実施例〕 以下、本発明の実施例を図面を参照しつつｈ見間する。 第２図は本発明の１実施例を示すブ【ズック図、第３図
はフェーズ・タグの概要を示す図、第４図はフェーズＡ
タグの詐細例を示す図、第５図は本発明か適用さ２する
Ｃ８（制御１用ｎＱ憶）の４４１１成例を示す図、＠６
図は本発明におけるバイブライン処埋の例を示す図、第
７図は本発明における命令制御部の構成の１例を示す図
である０図番τおいて、１け記憶装聞、２ないし４目命
令バツフア・レジ、ｌ’、５ｉｊセレクタ、６けパイプ
ライン制御部、７は命令制御部、８ＡはフェーズＡタグ
、８１３けフェーズＢタグ、８ＣけフェーズＣタグ、８
ＤはフェーズＩ）タグ、８ＥはフェーズＣタグ、９けラ
ッチ回路、ＩＯｉ’Ｃ８（制御用配憶）％１１はＢレジ
スタ、１２ｉｔＸレジスタ、１３はＤレジスタ。 １４はワークルジスタ、１５はワーク２レジスタ、１６
けセレクタ、１７はＡＤＩ）Ｉｎ （加算器）、１８は
レジスタ、１９ｉｔ命令取出し要求発生回路、２０ ｎ
命令バッファ・レジスタ・クロック制御回路、２］は
命令取出し要求に対するインターロック制御回路を示す
。 第２図において、記憶装置】から翁令か読出されて命令
バッファ・レジスタ２ないし４に格納さし、命令バッフ
ァ・レジスタ２ないし４に格納された翁令がセレクタ５
を通してパイプライン１ｌｊｌＪ御部６に込らＪ’Ｌる
。命令制御部７では命令フェッチの制御を行い、パイプ
ライン制御部６では命令をパイプライン的に処理するた
めの制御を行う。、・クイブライン制御部６では、命令
実行過程のフェーズＡ’ｔｌ’Ｃ８１０から情報かフェ
ーズＡダーグ８Ａに読出される。フェーズＡタグ８Ａと
け、−Ｃ８Ｉ（１から読出された情報を受けるレジスタ
で、ｃｓｔ。 から読出された内容は、必らずこのレジスタに一度格納
される。このレジスタは、パイプラインのフェーズＡの
中で格納されるのでフェーズＡタグと叶けれる。従って
第３図に示すように命令かパイプラインのフェーズＡか
らフェーズＦと流れていくのと回期してフェーズＡメグ
８への出力もフェーズＢに有る同様なレジスタ（フェー
ズＢタグ８Ｂ）に情報を臥ばんさせ、以下同様にフェー
ズＣタグ８Ｃ１フエーズｌ〕タグ８１ハフエーズＥタグ
８Ｅとシフトしていく。このタグ（レジスタ）の情報は
、各々のフェーズで他種しなければならない機能（仕事
）を示している。たとえばフェーズＡで１、第４図圧示
すようにオペランドアドレス計算のためのＡ １３１）
ＩＪ ｔｔ （加算器）１７の人力制側１を主に行っ
ている。第４図において、セレクタ１６ではフェーズＡ
タグ８への内容に応じてＡＤＤＥＲ１７の入力１ないし
入力３に入力する内容が選択される。例えば、フェーズ
Ａタグ８ＡのＢＩＴＯと１が０】”の場合にはＢレジス
タ】１の内容。 １０″の場合にけワークルジスタ１４０内答、１１”の
場合にに；ｌワーク２レジスタ１５の内容かセレクタ１
６によって選択され、 ＡＤＩ）Ｅｌ’ｔｌ ７の入力
ｌに入力される。又、フェーズＣタグ８人の■３ＩＴ２
と３が０１”の場合にはＸレジスタ１２の内容、′１０
１１の場合にはソークルレジスタ１４の内容、′１１”
のＪ揚名・にけワーク２レジスタ１５の内容がセレクタ
１６によって選択され、ＡＤＤＥ）１゜１７の入力２に
入力される。フェーズＡタグ８ＡのＢ １１’ ４と５
か０１”の場名にはｌ〕レジスタ１３の内容、”１０”
のＪ場合にはワークルジスタ】４の内容、Ｈ】１′″の
」易曾にはワーク２レジスタ１５の内容がセレクタ１６
によって選択され、ＡＤＤＥＲ１７の入力３に入力され
る。レジスタ１ＢはＡＤＤ１３几１７の出力を格納する
ものである０本発明は、このフェーズＡタグ８Ａの特定
ノヒット、ＩＮＨＩＦＣＨＬＣＩＩビットが！１”であ
る場合にラッチ回路９がｌｔ＋にセットされ、フェーズ
Ａタグ８のＩＮＩＩ ＩＦＣＩＩ ＬＣＨピッ ト
が” ０”にブＩったときにラッチ回路９が０”にセッ
トさ才■る。 このラッチ回路９の出力Ｑ：ｌ命令匍制御部７に送られ
る。命令制（ｉＬｔ１部７では、ラッチ回路９が１”Ｉ
／Ｃセットされていると命令取出しを禁止するように処
理が行われる。 第５１ｉ￥Ｉ ）、ｔ ＣＳの構成例
を示Ｌ７たものである。Ｌ ＯＡ Ｌ） Ｐ ８ Ｗ
という命令がパイプライン制御部６に投入されると、オ
ペレーション・コードＸマ８２マをアドレス情報とじ１
Ｃ８１（ｌからデータが読出され、このデータがフェー
ズＡタグ８Ａとされる。フェーズＡタグ８ Ａ ｉＮＮ
ｉ、ｌｉ’Ｃ）ｉ ＬＣＩＩビットを含む枚数の
制ｔ＋１１＋用ビット及び次（ＮＬＸ’１’）アドレス
部を持っている。次アトし′ス部け、例えば次のように
使用される。命令の中に１１、ｉｌノロ−で実行される
ものと枚数のフローによって実行されるものかあり、次
アドレス部は医のフローのフェーズＡ４グ８Ａの格納番
地を示している、ＬＯＡＩ）ＰＳＷという命令は複数の
フロ一番でエリ実行される。ＬＯＡＤ ＰＳＷに関連
する最初のフェーズＡタグ８ＡのＩＮＨＩＦＣＨＬＣＨ
ビット″１”にされ、最後のフェーズＡタグ８ＡのｌＮ
ｉ１ ＩＦＣＨＬＣＩＩビットは０”にされる、中間
のフェーズＡメグ８ＡのＩＮＩ■ ＩＦＣＨＬＣＨビ、
ットも１″にされる。第６図は、１個の機械諸命令が複
数のフローにょうで実行される例を示している。先に述
べたように、Ｉ・ＯＡＤ ＰＳＷという命令も複数のフ
ローに工っで実行されるものである。 １、ＯＡＤ ＰＳＷの例について説明すると、第１フ
ローにおいて、Ｃ８１０からＴ、０ＡＩＪ ＰＡＷの
オペレーション・コードＸ ’８２’が読出される。Ｉ
ＮＨＩＦＣＨＬＣＨビットが１”であるのでラッチ回に
セットされたことを命令制御部７が読取ると、以降の命
令取出しを禁止する処理か命令制御部７において行われ
る。そして、ＬＯＡＤ ＰＳＷによる処理が進行し、
Ｍ後の第ｎフローになると、ＩＮＵ ＩＦＣＨＬＣ）
１ビツトが′０”とされるので、路９が００”にセット
されたことを命令制御回路７が読取ると、命令制御部７
では命令取出しの禁止が取消される。このように本発明
は、命令実行中或は命令の中において、不必要な命令取
出しの禁止及び禁止の取消しを制御用記憶の読出しデー
タに基づいて行うようにしたものである。命令制御部の
構成の１例を示したのが第７図である。第７図において
、命令取出し要求発生回路１９でｔ土、命令取出し禁止
条件が無ければ即ちラッチ回路９の出力が′θ′′であ
れば、若しくけインターロックされていなければｓＳユ
ニット（記憶制御部、図示せず）に対し向合読出し要求
を発行し、Ｓユニットから受付は信号が送られてくると
、命令バッファ・レジスタ・クロック制御回路２０にそ
のＳユニット受付は信号を通知する。その結果、命令バ
ッファ・レジスタ・クロック制御回路２ｏでハ、命令バ
ッファ・レジスタの内容をシフトさせる。命令取出し要
求に対するインターロック制御回路２１では、Ｓユニッ
トからメモリ待ちにょるインターロック信号が送られて
くると、命令取出し要求発生回路１９をインターロック
する。命令取出し要求発生回路１９では、インターロッ
クされた場合や命令取出し禁止条件が有（ラッチ回路９
の出力か１”）の場合には、Ｓユニ・ソトに対する命令
取出し要求の発行が禁止される。 〔発明の効果〕 以上の説明から明らかなように、本発明によれば、命令
実行中或は命令の中において命令取出しの禁止或は禁止
の取消しを制御用記憶の読出しデータに基づいて行うの
で、不必要な命令の先取りの禁止及び禁止の取消しを自
由に行うことができ。 性能の向上を図ることができる。
第１図は先行制御方式をとるパイプライン計算機の命令
実行過程を示す図、第２図は本発明の１実施例を示すブ
ロック図、第３図はフェーズ・タグの概要を示す図、第
４図はフェーズＡタグの詳細例を示す図、第５図は本発
明か適用されるＣ８（制御用記憶）の構成例を示す図、
第６図は本発明におけるパイプライン処理の例を示す図
、？！！７図は本発明における命令制御部の構成の】例
を示す図である。図において、１・・・配憶装置α、２
ないし４・・・命令バッファ・レジスタ、５・・・セレ
クタ、６・・・パイプライｙ ｇ、１徊１部、７・・・
命令側部１部、８Ａ・・・フェーズＡタグ、８１１・・
・フェーズｒ）タグ、８Ｃ・・・フェーズＣタグ、８Ｄ
・・・フェーズ■）タグ、８ト】・・・フェーズＣタグ
、９・・・ラッチ回路、１０・・・Ｃ８（制御用配憶）
、１１・・・Ｂレジスタ、１２・・・Ｘレジスタ、１３
・・・ｌ）レジスタ、１４−・・ワーク２レジスタ、１
５・・・ワーク２レジスタ、１６・・・セレクタ。 １７・・・ＡＤＤＥＲ（加算器）、１８・・・レジスタ
。 １９・・・命令取出し要求発生回路、２ｏ・・・命令バ
ッファ・レジスタ・クロック制側１回路、２１・・・命
令取出し要求に対するインターロック制す１（１回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 プ １ ｍ →１−／ン 寸イフル （″）＊＞嘗 Ｂ
２ Ｃ１−砒、 八 Ｂ１ Ｂ［π Ｅｌ ０
Ｗ停命２ ＴＡ Ｂ＋ Ｂ＋
Ｄ ＲＡ Ｂ＋ Ｂ２ ε、 Ｅｌ ＯＷ
袴ｌ針３ ＴＡ Ｂ＋
Ｂｚ Ｄ ＲＡ ｅＩＩ Ｂｚ ＥＩ Ｅｌ
ＯＷ材 ２ 口 オ ３１］ オ ４１辺 ２７１ うｒ ！５ い ｎ ｆｏ＋ 才 ６ 必 ：゛２、−
実行過程を示す図、第２図は本発明の１実施例を示すブ
ロック図、第３図はフェーズ・タグの概要を示す図、第
４図はフェーズＡタグの詳細例を示す図、第５図は本発
明か適用されるＣ８（制御用記憶）の構成例を示す図、
第６図は本発明におけるパイプライン処理の例を示す図
、？！！７図は本発明における命令制御部の構成の】例
を示す図である。図において、１・・・配憶装置α、２
ないし４・・・命令バッファ・レジスタ、５・・・セレ
クタ、６・・・パイプライｙ ｇ、１徊１部、７・・・
命令側部１部、８Ａ・・・フェーズＡタグ、８１１・・
・フェーズｒ）タグ、８Ｃ・・・フェーズＣタグ、８Ｄ
・・・フェーズ■）タグ、８ト】・・・フェーズＣタグ
、９・・・ラッチ回路、１０・・・Ｃ８（制御用配憶）
、１１・・・Ｂレジスタ、１２・・・Ｘレジスタ、１３
・・・ｌ）レジスタ、１４−・・ワーク２レジスタ、１
５・・・ワーク２レジスタ、１６・・・セレクタ。 １７・・・ＡＤＤＥＲ（加算器）、１８・・・レジスタ
。 １９・・・命令取出し要求発生回路、２ｏ・・・命令バ
ッファ・レジスタ・クロック制側１回路、２１・・・命
令取出し要求に対するインターロック制す１（１回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 プ １ ｍ →１−／ン 寸イフル （″）＊＞嘗 Ｂ
２ Ｃ１−砒、 八 Ｂ１ Ｂ［π Ｅｌ ０
Ｗ停命２ ＴＡ Ｂ＋ Ｂ＋
Ｄ ＲＡ Ｂ＋ Ｂ２ ε、 Ｅｌ ＯＷ
袴ｌ針３ ＴＡ Ｂ＋
Ｂｚ Ｄ ＲＡ ｅＩＩ Ｂｚ ＥＩ Ｅｌ
ＯＷ材 ２ 口 オ ３１］ オ ４１辺 ２７１ うｒ ！５ い ｎ ｆｏ＋ 才 ６ 必 ：゛２、−
Claims (1)
- 先取りした命令を格納する１個又は複数個の命令バッフ
ァ・レジスタ、上記複数個の命令バッファ・レジスタに
格納された命令を選択するセレクタ、上記セレクタから
出力された命令の実行を制御するバイツーライン制御部
、及び命令の取出しを制御する命令制御部を備え、上記
命令制御部は命令の先取りを行い、上記バイブライン制
御部は命令をパイプライン的に処理する制御を行う工う
になった情報処理装置において、上記パイプライン制御
部にラッチ回路と制＠ｉｑｒ用記憶とを設けるとともに
、上記命令制御部は上記ラッチ回路の出力に応じて命令
取出しの禁止又は宗止の取消しを行う工うに構成され、
上記制御ｉＩ４＋用記１．ば忙は命令フェッチ禁止情報
と次アドレス情報とを少なくとも有する複数の制御語が
格納され、上記制御用配憶け、パイプラインに投入され
た命令のオペレーション・コード又は上記次アドレス情
報によってリード・アクセスされ、上Ｒｉ’、 ｆｔ１
ｔ制御用配憶から読出された命令７エツチ禁止情報か上
記ラッチ回路にラッチされるようＩＫ構成されたことを
特徴とする情報処理装置ｔＫ、！−？ける命令取出しの
県１ト及び急止の取消し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14691582A JPS5957348A (ja) | 1982-08-26 | 1982-08-26 | 情報処理装置における命令取出しの禁止及び禁止の取消し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14691582A JPS5957348A (ja) | 1982-08-26 | 1982-08-26 | 情報処理装置における命令取出しの禁止及び禁止の取消し方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957348A true JPS5957348A (ja) | 1984-04-02 |
| JPS6235694B2 JPS6235694B2 (ja) | 1987-08-03 |
Family
ID=15418437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14691582A Granted JPS5957348A (ja) | 1982-08-26 | 1982-08-26 | 情報処理装置における命令取出しの禁止及び禁止の取消し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263727A (ja) * | 1988-04-13 | 1989-10-20 | Mitsubishi Electric Corp | データ処理装置 |
| FR2677135A1 (fr) * | 1991-05-28 | 1992-12-04 | Commissariat Energie Atomique | Systeme d'identification automatique d'objets ou d'individus par interrogation a distance. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139228A (en) * | 1975-04-23 | 1976-12-01 | Nec Corp | Preceding control information processing system |
| JPS55123739A (en) * | 1979-03-15 | 1980-09-24 | Fujitsu Ltd | Memory content prefetch control system |
| JPS5760442A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Instruction refetch control system |
-
1982
- 1982-08-26 JP JP14691582A patent/JPS5957348A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139228A (en) * | 1975-04-23 | 1976-12-01 | Nec Corp | Preceding control information processing system |
| JPS55123739A (en) * | 1979-03-15 | 1980-09-24 | Fujitsu Ltd | Memory content prefetch control system |
| JPS5760442A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Instruction refetch control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2677135A1 (fr) * | 1991-05-28 | 1992-12-04 | Commissariat Energie Atomique | Systeme d'identification automatique d'objets ou d'individus par interrogation a distance. |
| WO1992022040A1 (fr) * | 1991-05-28 | 1992-12-10 | Commissariat A L'energie Atomique | Systeme d'identification automatique d'objets ou d'individus par interrogation a distance |
| US5528221A (en) * | 1991-05-28 | 1996-06-18 | Commissariat A L'energie Atomique | Automatic identification system for objects or persons by remote interrogation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235694B2 (ja) | 1987-08-03 |
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