JPS5954221A - 半導体装置 - Google Patents

半導体装置

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JPS5954221A
JPS5954221A JP16445982A JP16445982A JPS5954221A JP S5954221 A JPS5954221 A JP S5954221A JP 16445982 A JP16445982 A JP 16445982A JP 16445982 A JP16445982 A JP 16445982A JP S5954221 A JPS5954221 A JP S5954221A
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JP
Japan
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substrate
type
concentration
layer
semiconductor device
Prior art date
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Pending
Application number
JP16445982A
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English (en)
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Yoshiaki Suzuki
芳明 鈴木
Osamu Mizuno
修 水野
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＮ型シリコン基板を必要とする半導体装１１室
、特に半導体素子のリーク電流が極めて少なく耐圧低下
のない極めて信頼性の高い半導体装置に関する。
従来、Ｎ型シリコン基板を必要とする半導体装置は構成
される半導体素子に必要な濃度にＮ型不純物が添加され
ると共に約１０”　Ｒの酸素が内在したシリコン結晶に
形成されていた。そのため、シリコン結晶に内在する酸
素が析出し内部欠陥。
表面欠陥として現われていた。内部欠陥はゲッタリング
効果で有効であるが表面欠陥は半導体素子のリーク電流
を引き起こし、かつ耐圧が低下し構成された半導体装置
は特性が劣化し信頼性も低くなってしまう。
第１図は従来の半導体装ＩｆのＰＮ接合ダイオードの一
例を示す断面図である。Ｎ型シリコン基板１０表面にＰ
型層２を選択的に設けである。Ｎ型シリコン基板１内に
内在する酸素の析出による内部欠陥３が形成されており
かつＰＮ接合ダイオードが形成されている領域にも表面
欠陥４が形成されており、ＰＮ接合ダイオードのリーク
電流が増大し耐圧は低下する。
以上のように、Ｎ型シリコン基板内に有益な内部欠陥が
ありながら半導体素子形成領域にも表面欠陥が存在する
ために半導体素子のリーク電流が増大し耐圧は低下し半
導体装置は特性が劣化し信頼性も低下してしまう問題が
あった。
本発明の目的は、上記欠点を除き半導体素子形成領域は
無欠陥層でかつ高密度内部欠陥層が形成されており半導
体素子のリーク電流が極めて少なく、耐圧の低下がない
極めて信頼性の高い半導体装置を提供することにある。
本発明者は、シリコン結晶中の酸素の赦度を［Ｏｉ］。
ボロンの濃度を［Ｂ］と表わした時、［Ｂ］≧［Ｏ１］
≧１４　Ｘ　１０１７としたときシリコン結晶内に極め
て高密度の内部欠陥が形成されることを見出し、本発明
はＮ型不純物の濃度を［Ｄ］と表わすと［Ｄ］＞［Ｂ１
２［Ｏ１］≧１４　Ｘ　Ｉ　０１７ｃｔｉ’ｉ３とする
ことでＮ型シリコン結晶に適用可能となることを新たに
認識したことにより達成された。
本発明の半導体装置の特徴とするところは、シリコン結
晶中に含まれる酸素の濃度を［Ｏｉ］、　　ボロンの濃
度を［Ｂ］、Ｎ型不純物の濃度を［Ｄ］と表わしたとき
口１）　］　）　［１３］≧［Ｏｉ］≧１４　　Ｘ１０
ｃｍのＮ型基板上に成長したエピタキシャル結晶に形成
された・電気的素子より成る点にある。
以下、不発明を実施例により説明する。第２図は、本発
明をＰ　Ｎ接合ダイオードを形成した半導体装に、に適
用した場合の断面図である。例えは。
酸素の濃度［Ｏｉ］＝　１５　ｘ　１０１７贋、ボロン
の濃度［Ｂコニ１５Ｘ１０”贋、アンチモンの濃度５Ｘ
１０　　ｃｍのＮ型シリコン基板５０表面に厚さ１０μ
、比抵抗５ΩｃｍのＮ型エピタキシャル層６が設けられ
、さらにＮ型エピタキシャル層６の表面にはＰ型層７が
選択的に設けられている。Ｎ型シリコン基板５内には高
密度の内部欠陥８が形成されているがＮ型エピタキシャ
ル層６は無欠陥層となる。これは、Ｎ型シリコン基板５
内は［Ｂ１２［Ｏ１］≧１４　Ｘ　１０１７であるため
高密度内部欠陥８が形成され、Ｎ型エピタキシャル層６
は酸素がほとんど含まれていないので欠陥が現われない
ためである。
上記実施例の説明ではＰＮ接合ダイオードを設けた半導
体装置について説明したが、Ｎ型シｌ）　コン基板を必
要とする全ての半導体装置に適用できる。
以上詳細に説明したように本発明によればＮ型シリコン
基板を必要とする半導体装置の半導体素子のリーク電流
が減少し、耐圧低下のない極めて信頼性の高い半導体装
置を得ることができる。
【図面の簡単な説明】
第１図は従来の半導体装ｊａを説明するための断面図、
第２図は本発明をＰＮ接合ダイオードを設けた半導体装
ｈ〜、に適用した場合の一実施例を示す断面図で１ｂる
。 １．５・・・・・Ｎ型シリコン基板、２，７・・・・・
・Ｐ型層、３．８・・・・・・内部欠陥、４・・・・・
・表面欠陥、６・・・・・・Ｎ型エピタキシャル層。 ８２ ４　　　　　Ｚ ２７　辺 ２　２　　図

Claims (1)

  1. 【特許請求の範囲】 シリコン結晶中に含まれる酸素の濃度を口Ｏｉ］。 ボロンの濃度を［Ｂ］、Ｎ型不純物の濃度を［Ｄ］と表
    わしたとき、［Ｄ］＞［Ｂ］≧［Ｏｉ］≧１４Ｘ　１　
    ｏ１７ｃＲのＮ型基゛板上に成長したエピタキシャル結
    晶に、電気的素子を形成したことを特徴とする半導体装
    ［改。
JP16445982A 1982-09-21 1982-09-21 半導体装置 Pending JPS5954221A (ja)

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JP16445982A JPS5954221A (ja) 1982-09-21 1982-09-21 半導体装置

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JP16445982A JPS5954221A (ja) 1982-09-21 1982-09-21 半導体装置

Publications (1)

Publication Number Publication Date
JPS5954221A true JPS5954221A (ja) 1984-03-29

Family

ID=15793571

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JP16445982A Pending JPS5954221A (ja) 1982-09-21 1982-09-21 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160492A (en) * 1989-04-24 1992-11-03 Hewlett-Packard Company Buried isolation using ion implantation and subsequent epitaxial growth

Cited By (1)

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