JPS5950715A - 漏電しや断器の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は地絡電流または漏電々流を検出して、しゃ断器
主回路を異常時にオフさせるだめの漏電しゃ断器の制御
回路に関する。

〔発明の技術的背景〕

一般に、漏電しゃ断器の漏電保護回路は、主回路の漏電
を検出するための零相変流器、との零相変流器の出力を
電圧に変換するだめの電流電圧変換器、さらにこの出力
を受けて動作の判定を行なう動作判定回路、この動作判
定回路の出力により漏電動作ディレィタイムを生じさせ
るディレィ回路、またこの出力により漏電しゃ断器の動
作をひき起こす出力ラッチ回路から成る。

第１図は、従来の漏電しゃ断器の漏電保護回路の構成を
示したものである。図において、電源１はしゃ断器主回
路に接続され、零相変流器３、負荷４を介して閉回路を
構成している。主回路の漏電々流は零相変流器３によっ
て検出され、抵抗器等からなる電流電圧変換回路５によ
つて電圧信号に変換された後、制御回路６に供給される
。また、主回路の任意の２相から供給された電流は、電
源回路７を経て制御回路６に動作用電源として与えられ
る。

一方、制御回路６において電流電圧変換回路５より出力
された信号は、動作判定回路８に供給される。このとき
、動作判定回路８は信号が設定された動作レベルを超え
た場合、動作レベルを超えた期間だけ、振幅が電源電圧
となる方形波出力を供給する。そして、この動作判定回
路８の出力はコンデンサ、抵抗等の時定数素子からなる
ディレィ回路９に供給され、一定時間のディレィの後出
力ラッチ回路１０に加えられる。さらに、出力ラッチ回
路１０からの信号は、電源回路７とトリラグコイル１２
と共に閉回路を構成しているサイリスタＩＩのｆ−）に
加えられ、サイリスタ１１をターンオンさせた後トリッ
プコイル１２を励磁してしゃ断器主回路２をオフする。

かかる漏電しゃ断器の制御回路の動作を第２図を用いて
説明すると、動作判定回路８に供給される電圧Ａが任意
に設定されたレベルＢに達した場合、振幅が電源電圧と
なる動作判定回路出力Ｃが得られる。さらに、動作判定
回路出力Ｃはディレィ回路９に加えられ、充電期間Ｔ１
と放電期間Ｔ、での時定数素子の充放電時定数をコント
ロールすることによって、ｌサイクル後の出力がＤとな
る電源出力Ｅを得る。出力電圧が任意に設定されたレベ
ルＦを超えた場合、振１福が電源電圧となる出力ラッチ
回路出力Ｇが出力される。これにより、漏電動作ディレ
ィタイムＴ３を得る。

〔背景技術の問題点〕

然乍ら、上述した従来の回路においては電源周波数の違
いによって零相変流器出力の周波数が異なるため、同一
の動作判定回路出力Ｃでも周波数の低い場合には、高い
場合に比べてディレィ回路出力Ｅの期間Ｔ、が長くなり
、結果として１回の動作判定回路出力Ｃによって得られ
るディレィ回路出力電圧りが小さくなるという状態が生
じる。これにょシ、周波数が低い場合には設定されたレ
ベルＦに達する時間が長くなり、漏電動作ディレィタイ
ムが長くなるという欠点がある。さらに、動作判定回路
供給電圧Ａが大きい場合、レベルＢが一定であれば動作
判定回路出力Ｃのパルス幅が大きくなり、ディレィ回路
出力Ｅの期間Ｔ、が長くなるため、１回の動作判定回路
出力Ｃによって得られるディレィ回路出力電圧りが大き
くなるという状態が生じる。すなわち、動作ディレィタ
イムＴ３が動作判定回路供給電圧Ａに依存するという状
態が生じ、動作ディレィタイムＴ３が動作判定回路供給
電圧Ａに依存しないという定限時特性を得ることの妨げ
となっている。

〔発明の目的〕

本発明は上記のような欠点を解消するために成されたも
ので、その目的は動作ディレィタイムが電源周波数なら
びに動作判定回路出力に依存することのない信頼行の高
い漏電しゃ断器の制御回路を提供することにある。

〔発明の概要〕

上記目的を達成するために本発明では、零相変流器出力
を電流電圧変換したものに対して動作の判定を行なう動
作判定回路と、漏電動作ディレィタイムを生じさせるデ
ィレィ回路との間に、動作判定回路出力が一度電源電圧
となった後に零ゲルトとなった場合でも出力が任意の時
間電源電圧となるよりなデ・ゾタルホールド回路を挿入
したことを特徴とする。

〔発明の実施例〕

以下、本発明を図面に示す一実施例について説明する。

第３図は、本発明による漏電しゃ断器の構成例を示すも
ので、第１図と同一部分には同一符号を付してその説明
を省略し、ここでは異なる部分について述べる。

つまり、制御回路６において電流電圧変換回路５の出力
は動作判定回路９に加えられた後、その出力をデジタル
ホールド回路１３に供給する。さらに、デジタルホール
ド回路１３の出力端をディレィ回路９に接続し、その出
方端を出カラッチ回路１０に接続している。

第４図は、上記デジタルホールド回路１３の一例を示し
たものである。図において、デジタルホール回路入力端
子２１をノットｐ　−）　２２に接続すると共に、第１
のデータ記憶素子であるＤ形フリツノフロツｆ２３のセ
ット端子Ｓ１に接続する。ノットケ”　−ト２２の出力
端をノットダート２４に接続し、その出力端を第２のデ
ータ記憶素子であるＤ形フリツゾフロッグ２５のリセッ
ト端子Ｒ２に接続する。また、Ｄ形フリツゾフロツプ２
３の入力端子り、をＤ形フリツプフロツゾ２５の反転出
力端子ｉ２に接続し、同じくＤ形フリツノフロッグ２３
の入力端子２３の出力端子Ｑ、をＤ形フリップフロップ
２５の入力端子り、に接続する。さらに、Ｄ形フリツノ
フロップ２３の出力端子Ｑ、と、Ｄ形フリツプフロツｆ
２５の出力端子Ｑ２を共に２人カオアｒ−）　２６の入
力端に接続し、その出力端を当ホールド回路１３の出力
端子２７とする。

一方、ノットダート２８の出力端とノットダート２９の
入力端とを接続し、このノットゲート２９の出力端とノ
ットゲート３０の入力端を接続しておシ、さらにノット
ダート２９の出力端をコンデンサ３１．抵抗器３２を介
して、ノットダート２８の入力端に接続する。また、ノ
ットダート３０の出力端を抵抗器３３を介して、抵抗器
３２およびコンデンサ３１に接続して発振回路を構成し
ている。さらに、ノットダート３θの出力端をＤ形フリ
ツノフロツｆ２３のクロック入力端子ＣＰ４、ならびに
Ｄ形フリッグフロツノ２５のクロック入力端子ＣＰ、に
接続してデジタルホールド回路１３を構成する。

次に、かかる回路の動作について述べるが、制御回路６
を除いた部分については前述した従来の回路と同一であ
るので、ここでは制御回路６のみについてその動作を第
５図を用いて説明する。第５図において、横軸はすべて
時間を表わしている。

いま、Ａなる信号が動作判定回路８に入力された場合、
その入力の中で任意の動作レベルＢを超える期間だけ、
振幅が電源電圧となる動作判定回路出力Ｃが得られる。

この動作判定回路出力Ｃが立上っている期間は、第４図
のＤ形フリッグフロッグ２３がセットされて出力Ｑ１が
“ビ（電源電圧）となり、Ｄ形フリツゾフロツプ２５は
リセットされて出力Ｑ、が“θ″（零づ（ルト）とガる
。まだ、Ｄ形フリップフロップ２３．２５には振幅が電
源電圧である、第５図のＤなるクロックが入力されてい
る。このクロックＤにより、Ｄ形フリツゾフロッグ２３
．２５は状態が変化し、クロックＤの立上りの時に入力
端子に加えられた値を、クロックＤの次の立上りまで保
持する。これにより、Ｄ形フリッグフロツプ２３．２５
の出力Ｑ１は波形Ｅ　、　Ｑｔは波形Ｆとなる。さらに
、オアゲート２６は波形Ｅおよび波形Ｆのいずれか一方
が１”であれば、その出力が１”となるためＧに示すよ
うな波形となる。この波形Ｇは、時定数素子からなるデ
ィレィ回路９に加えられ、ディレィ回路９は波形Ｇが“
１”の期間充電が行なわれてＨなる出力が得られる。そ
して、この出力Ｈが任意に設定されたレベルＩを超えた
場合、振幅が電源電圧となる出力ラッチ回路出力Ｊが出
力される。

これにより、漏電動作ディレィタイムＴ４が得られる。

この場合、本例ではクロックＤを適当に設定し、波形Ｇ
が“１′″とがる期間を電源周波数と同程度とすること
によって、電源周波数に同期した入力Ａに対して、良好
なホールド特性を持たせることができる。

尚、本発明は上記実施例に限定されるものではなく、次
のようにしても実施することができる。

（ａ）ディレィ回路９に波形Ｇが“０＃となったときに
ディレィ回路９出力が′Ｏ”となるよう々機能を持たせ
た場合、クロックＤを適当に設定して波形Ｇが°′ｌ″
となる期間を電圧周波数より短かくすれば、波形Ａがレ
ベルＢをこえる時間が短かい時には波形Ｇが′Ｏ”とな
る期間が生じるため、波形Ｈがレベル■を超えず出力ラ
ッチ回路出力Ｊが′０”のままであるという状態が得ら
れる。このため、波形Ａに短かい・平ルス幅のノイズが
含まれた場合でも、出力ラッチ回路出力Ｊが出ないとい
う良好なノイズ除去特性を持たせることが可能となる。

（ｂ）　Ｄ形フリッグフロッグを追加して多段接続構成
とすることにより、本デジタルホールド回路のホールド
時間の精度を向上することが可能となる。

〔発明の効果〕

以上説明したように本発明によれば、動作判定回路とデ
ィレィ回路との間にデジタルホールド回路を挿入するよ
うにしたので、ホールド時間を電源周波数より長くして
くり返し入力をホールドするようにして、漏電動作ディ
レィタイムが電源周波数に全く依存しないという良好な
特性を有すると共に、く９返し入力をホールドすること
により漏電々流の大小によってホールド出力が異ならな
いため、漏電動作ディレィタイムが漏電電流の大小によ
らず一定となるような定限時特性をもたせることが可能
な極めて信頼性の高い漏電しゃ断器の制御回路が提供で
きる。

【図面の簡単な説明】

第１図は従来の漏電しゃ断器を示すブロック図、第２図
は第１図の動作を説明するだめの図、第３図は本発明の
一実施例を示すブロック図、第４図は第３図のデジタル
ホールド回路の一例を示す回路図、第５図は第３図、第
４図の動作を説明するための図である。 ６・・・制御回路、８・・・動作判定回路、９・・・デ
ィレィ回路、１０・・・出力ラッチ回路、２２．２４゜
２Ｂ、２９．３０・・・ノットダート、２３’、２５・
・・Ｄ形フリッグフロッ！、３１・・・コンデンサ、３
２．３３・・・抵抗器。 出願人代理人　弁理士　鈴　江゛武　彦第１図 第２図 Ｔ３　　　　　　−Ｔ 第５図 第４図

Claims (1)

1. 【特許請求の範囲】 しゃ断器主回路の漏電を検出し、検出した電気量を基に
   一定デイレイタイムの後にしゃ断器主回路をオフする漏
   電しゃ断器の制御回路において、漏電を検出する動作判
   定回路と漏電動作ディレィタイムを発生させるディレィ
   回路との間に、任意の周波数を発生するための発振回路
   。 前記動作判定回路出力を受けてその出力Ａ’ルス幅を拡
   大する第１のデータ記憶素子およびこの第１のデータ記
   憶素子のデータを記憶するだめの第２のデータ記憶素子
   よりなるカウンタ回路。 前記第１．第２のデータ記憶素子の出力のいずれかが゛
   Ｈ＃レベル（電源電圧）であるか否かの判定を行なうｒ
   −）回路から成るデジタルホールド回路を備えたことを
   特徴とする漏電しゃ断器の制御回路。