JPS59500843A - Ｃｍｏｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＭＯ８集積回路 本発明は、一連の論理回路網段から成り、各段が一つの出力ノードと第２のノー ドとを持ち、各段には処理のための人力峠理信号が供給されるように構成され、 ある導電形のドライバ・トランジスタと、安定な電位差に保持される第一と第二 の電力バスと、第一の電力バスと各段の出力ノードとの間に接続された前記一方 の導電形とは逆の導電形を有し、クロック信号の供給されるバスにランジスタと 、第二の電源バスと各段の第二のノードとの間に接続される前記ある導電形とは 反対のパワースイッチトランジスタとを含み、パワートランジスタがクロック信 号の供給されるバスに接続されるゲートを持つことを特徴とする集積回路に関す るものである。

ＮチャネルおよびＰチャネルの両方のエンハンスメント・モード電界効果トラン ジスタを用いた集積回路は、雑音特性が良く、低電力消費特性を持つために、大 いに関心が持たれてきた。以下では、特に言及しない限シ、関連するすべてのト ランジスタはエンハンスメント・タイプのものであると仮定する。「Ｎチャネル 」、［ＮＭＯ８Ｊおよび「Ｎタイプ」という用語は、Ｎ型の導電形を持つソース およびドレインを指し、「Ｐ」という文字でＰタイプの導電形を表わす。

Ｐ型トランジスタのそれぞれが対応するＮ型トランジスタと対になっている完全 相補型ＣＭＯ８回路では、各ゲートの論理機能は２度、すなわちＰ型トランジス タのアレーで一度、さらにＮ型トランジスタのアレーでもういることの利点は、 出力あるいは人力が遷移するごくわずかの時間を除いて、電流が流れず電力消費 がない、ということである。しかし、この手法の問題は、２つの完全な［・ラン ジスタアレーを実装するために大きな領域を必要とする点にある。さらに余分の 領域とトランジスタのだめに大きな容量負荷ができ、その結果、回路の速度が遅 くなる。

この理由のため、特にＮＭＯ８Ｉ’ランジスタは電子の移動度が高く、ＰＭｏｓ トランジスタよりも性能指数が良いことから、ＮＭｏ５技術は早くから、高速論 理回路の有力な技術となった。しがし電力消費がＮ　Ｆｉｌｌ　ＯＳ技術に基く 大きなアレーにおける問題となって来ている。

２つのアレーを完全に重複させるという領域上の欠点をなしに６ＭＯ８技術の主 要な利点を生かすために、擬似Ｎ　Ｍ　ＯＳとして知られる回路技術が発展して きた。擬似ＮＭｏ８技術とは、負荷あるいはプルアップＮチャネルトランジスタ の代シにＰチャネルトランジスタで規則的に置換えるという点を除いては、ＮＭ ｏ８技術で用いられるものと同一の回路を使用する設計手法である。しかし、こ の手法の問題は、たとえ論理回路網がプルダウンしていても擬似ＮＭＯＳ回路内 に常にプルアップ電流が流れることである。このだめにプルダウンが遅くなる。

プルアップ電流をごくわずかにすることは、今度はプルアップが非常に遅くなる ので問題の解決にはならない。

その結果、６ＭＯ８技術の速度と擬似ＮＭｏ８技術の速度とはほとんど同じにな る傾向であり、そのいづれの技術を選ぶかは、６ＭＯ８技術の低電力消費と擬似 ＮＭｏ８技術の小さな領域との間のかねあいになる。従来から用いられる用語に 従えば、「プルアップ」、「プルダウン」および「レベル」という用語は、相対 的な電圧をさし、すなわち、電圧が増すことを「高いレベルへのプルアップ」と 言うことが多い。ここで用いる「ダイナミック」という用語は、ドライバトラン ジスタを通る主要な電流径路がクロック起動スイッチにより断続的にさえぎられ るような回路をさし、また「スタティック」という用語は、このような断続の生 じない回路をさす。「評価」とは、論理計算の段階を指す。

低容量特性と高電流能力との両方をあわせもつ回路を実現するために、各種の形 のダイｊミック擬似ＮＭＯ’Ｓ回路が開発されてきた。典型的には、このような 回路は、論理機能を実現するために相互接続されたＮ型ドライバ・トランジスタ と、Ｐ型プルアップトランジスタと、Ｎ型プルダウンあるいはパワースイッチト ランジスタとの回路網あるいはクラスタを含む。プルアップトランジスタは、典 型的には接地等の低レベル電源と回路網の他あるいは第２のノードとの間に結合 される。動作時には、プルアップおよびプルダウントランジスタのゲート端子は 回路網の出力ノードを高レベルにプレチャージするように一緒にクロックが人力 され、低レベルへの電流径路は接地スイッチがオープンになるのでオフされる。

回路網への論理人力の変化はプレチャージ段階で起こる。プレチャージが完了す ると、接地スイッチを閉じ、評価段階を開始するために、クロックは、プルアッ プトランジスタをオフし、プルダウントランジスタをオンする。回路網への論理 人力の状態に依存して、出方ノードは高レベルのままでいるか、あるいは低レベ ルにプルダウンされるかが決まる。

理論的には、ダイナミック回路の利点は、その負荷容量がスタティック擬似ＮＭ Ｏ８回路のものと同程度であるが、高速が実現される結果としてプルダウン電流 が十分に用いられるということである。

しかし、実際の回路でこのように予想される速度の有利性を実現しようとすると 、これらの回路は一般に縦続にいくつかの論理回路網を持つことから、問題が生 じる。

ダイナミックな手法では、入力が安定化するまで回路網は活性化されず、捷だ回 路網に対し許容される安定化の時間は最大遅延時間の回路網が安中できるように 選ばなければならない。さらに、初段以外の各段では先行する段の出方ノードに 結合されたドライバは、先行段の出方ノードの高プレチャージレベルでその人力 を開始するので、安定化は複雑である。従って、回路の異なるドライバの評価段 階に対して遅延の分を考慮に入れておくことがしはし７ば心安になり、その結果 として特に多くの段が関係している場合に、回路の複雑さが相当増す。

この問題を解決するために開発された一つの手法は、ＣＭＯＳドミノ回路として 述べられている。提案されている形ては、この技術も寸だ、ダイナミックＣＭＯ ８と同様に、論理回路網にＮＭＯＳトランジスタのクラスタを利用し、プレチャ ージあるいは負荷素子としてＰ　ＩＶＩ　ＯＳトランジスタを用いている。ダイ ナミック回路の場合のＪ二うに、各出力ノートはより高いレベルにプレチャージ されて、低レベル、典型的には接地、への径路＋ｄ開かれ、接地への径路が閉じ るとプレチャージは」に７才る。主要な相違点は、プレチャージから評価への遷 移が、回路の−１−べてのトライバに対し同時に印加される学−のクロックのエ ツジによって行なわれる点である。これを実用的なものにするには、初段以外の 各段において先行段と結合しているすべてのドライバへの人力が評価段階の開始 時にすべて低レベルであることを保証することが重要である。この目的のために 、１つのドミノ段の出力ノードと、このような出力が供給される次のドミノ段の すべてのトライバの入力回路ノードとの間にスタティックインバータがバッファ として含捷れる。プレチャージ中、出力ノードが高プレチャーシレヘルにある時 、１つのドミノ段の出力を次のドミノ段の人力に結合するすべての回路ノートが 低レベルでそのためそれらが駆動するトランジスタがオフとなるようにバッファ 出力は低レベルとなる。さらに、評価期間中は、後続するドミノ段のこのよう斤 人力は唯一のタイプの遷移、すなわち低から高への遷移のみを行なうことが可能 となる。すへてのこのよう斤入力ノートは評価中はたかたかこのような遷移のみ を生じ、その後再び唯一のタイプの遷移、この場合は高から低への遷移、を行な うことが可能な次のプレチャージ捷てそのままの状仲に保たれなければならない 。もちろん、このようなノートはすでに過当なレベルであれは、このような遷移 を行なう必要はない。その結果、回路のどのノードにおいてもずれは起こり得な い。さらに、すべてのトライバが同一のクロックのエツジてプレチャージから評 価−とスイッチすることになる。

純粋のドミノＣＭＯ８回路は理想的には、接地への直流径路がないので低電力の ダイナミック回路となる。また十分々プルタウン電流が出力ノートを駆動するの に用いることができる。同時に、Ｐ型トランジスタの大部分は負荷とは切離され ているので、負荷容量は標準のスタティックＣＭＯ８よりもずっと小さくなる。

と同時に回路を活性化するのに卸−のクロックエツジを使用することにより、簡 単な動作と各ケートの速度を十分に利用することが可能になる。

一つの制限は最後の段取外の段でインバータによりバッファする必要があること であるが、このようなバッファリングは最高速を発揮するために一般的に必要な ことであるからそれほど重要な問題ではない。

しかし、実際には、請求者は、純粋のドミノ回路において、漏れや雑音のだめに 電荷は出力ノートから逃げ、特に多段の場合には動作の信頼性が低下する傾向に あることを発見した。

本発明に従えは、この問題は、ある導電形とは反対の導電性形を持つ補助プレチ ャージトランジスタが第一の電源ハスと各論理回路網段の出力ノートとの間に結 合されることを特徴とし、補助プレチャージトランジスタがクロック信号の供給 されない端子に結合されたケートを持つような、上述した集積回路によって解決 される。

図面中の唯一つの図は、本発明の実施例による例示的準スタティックドミノＣＭ Ｏ８を示す。

請求者は、出力ノートとプレチャージ回路網の改善形の高レベル電源端子との間 の結合によって、ＣＭＯＳドミノ回路を修正することが望捷しいということを発 見した。特に、ＮＭＯＳ論理回路網に基づく提案する形態において、請求者の改 善したプレチャージ回路網は、評価段階てケートがオフになるようクロックされ る標準のＰ型プルアップトランジスタと、評価段階でゲートが出力ノートにわず かな電流を流すように結合された、標準のトランジスタを分流した補助の放電用 Ｐ型トランジスタとの二つを含んでいる。

本発明において、クロックされるＰ型トランジスタは回路がかド価されない時は 出力ノートを急速にプレチャージするだめに大きなヘータ値を持つよう選ばれ、 クロックされないＰ型トランジスタは必要な全プルタウン電流および評価中の電 力消費に与える影響が小さいように小さなヘータ値を持つように選ばれる。好寸 しいことには、この値のより小さい放電トランジスタはそのゲートを電源の低レ ベル、典型的には接地、に連続的に結合されるよう保持されている。別の言い方 ては、より小さいトランジスタのケートは、インバータ出力が高レベルの時にオ フされる次のインバータの出力に結合することができる。

以下では図面を参照しつつ説明し、図においては２つのＮ型エンハンスメント型 トランジスタ１１および１２からなるクラスタがＡＮＤｌｊ）能を実現するよう 直列に結合され、第一段の論理回路網を構成している。プルアップのＰ型トラン ジスタ１３は電源の高レベルＶＤＤ　ハスと第１段の出力ノード１４との間に接 続されている。電源スィッチとして機能するため、Ｎ型プルタウントランジスタ １５が、電源（図示されていない）の低レベルのＶｓｓ　ハス、典型的には接地 、と第１の論理回路網の他のノート１６との間に接続されている。補助のＰ型ト ランジスタ１７がさらにＶＤＤハスと出力ノード１４との間に接続され、ノード １４に連続的に電荷を流している。

ヘータはチャネル長に対するチャネル幅の比であるが、主のプルアンプトランジ スタ１３は、補助のプルアップトランジスタ１７よりもヘータががなり大きく、 典型的には４倍程度となるように選ばれている。トランシスタ１１と１２は典型 的にはトランジスタ１３のヘ−タよりは小さく、トランジスタ１７のベータより も大きくなる、１：うに設定する。トランジスタ１３と１５のケート端子は、ク ロックパルス源Ｃにハスの形で結合されており、パワースイッチトランジスタ１ ７のケート端子は低レベルハスすなわち接地に接続されている。人力情報ＩＮＰ Ｃ１ドライバトランジスタ１１および１２のゲート端子に印加される。

ドミノ回路の第２段は、５個のＮ型トランジスタから成る論理回路網を含み、そ のうちの２１．２２．２３および２４の４つは直列に接続されてＡＮＤ機能を実 現し、５番目の２５は４つを分流するように接続されて、４つに対してＯＲ機能 を実現している。さらに、この段は主と補助のプルアップのＰ型トランジスタ２ ６．２７とＮ型接地スイッチプルダウントランジスタ２８とを含む。

トランジスタ２６および２８はトランジスタ１３および１５と同時にクロックさ れる。トランジスタ２７のゲート端子はトランジスタ１７と同じく接地されてい る。

人力情報はトランジスタ２２，２３．２４および２５のゲートに供給される。ト ランジスタ２１のゲート１２ば、反転を行なうだめの普通のやり方で結合された Ｐ型トランジスタ２９とＮ型トランジスタ３０とによって構成されるスタティッ クＣＭＯＳインバータによって作られるバッファを介して第一段の出力が供給さ れる。

同様にして、第３段ｄ、３つのＮ型トランジスタ３１〜３３のクラスタを含み、 トランジスタ３１およ０・３２け直列にＡＮＤ回路を構成し、トランジスタ３３ はそれらに並列に接続されてＯＲ機能を実現している。Ｐ型トランジスタ３４お よび３５とＮ型トランジスタ３６けトランジスタ２６，２７および２８に対応し 、これ以」―説明する必要はない。入力情報はトランジスタ３２および３３のケ ートに供給され、トランジスタ３１のケート１２　ｉｉ　Ｐ　型トランジスタ３ ７とＮ型トランジスタ３８とによって構成される標準のスタティックＣＭ　ＯＳ インバータを介して第２段の出力か供給される。

典型的には、必要な論理を実現するだめに結合されたＮ型トランジスタのクラス タからなる追加の段があり、ノート３９に現われる出力が標準ＣＭＯＳインバー タを介して同様に次の段の１つのトランジスタのケートに供給されることになる 。

回路の動作は容易に理解される。クロックが低レベルの時、すべてのクロックさ れるプルアンプＰ型トランジスタは導通し、クロックされるプルダウンＮ型トラ ンジスタはオフされる。結果的に第１段の出力ノード１４は高レベル、す々わち 本質的にトランジスタ１３および１７から成る回路網上で生じる電圧降下の分だ けＶＤＤ　、ｌニジ低いレベルに充電される。他の２つの段の出力ノード３９お よび４０も同様に高レベルにプレチャージされる。クロックパルスの長さは、評 価段階が如才る前にプレチャージが完了するのを保証するだけ十分長くなければ ならない。

このプレチャージが起っているのと同様に、人力パルスが論理回路網の各種ドラ イバトランジスタのＩＮＦで示される適当なケートに印加されなければならない 。この間、トランジスタ２９と３０および３７と３８によって構成されるインバ ータの役割のために、ドライバ２１および３１のケートへの入力は低レベルに々 る。

この時点で、評価のためにクロックが高レベルになり、主のプルアップトランジ スタ１３．２６および３４をオフし、プルダウントランジスタ１５．２８および ３６をオンする。その後、各段の導通状態は各種トライバ１１．１２．２２．２ ３．２４．２５．３２および３３のケート端子に印加される人力信号の状態によ って決定される。

トライバ２１と３１には、ノード１４と４０の出力の逆が供給される。

トランジスタ１７．２７および３５の存在Ｖよ、ノード１４．４０および３９の プレチャージ電圧が、本質的に１つのプルアップ゛回路網を通る伝送に関連した 小さな電圧降下の分たけ”　Ｄ　Ｉ）　より小さな値に保持するよう保証し、回 路を相対的に雑音や漏れの影響に敏感で々いようにする。

しかし、論理回路網が相対的に多く、例えは３つあるいはそれ以上のトライバを 直列に含んでいる場合には、チャージの分Ｊ旦は問題になりがちで、このことは 、論理回路網の電流を流したくない付加的人カノートに対し、電流を供給するた めに他のクロックされるベータの小さな補助プルアップＰ型トランジスタを含む ことによって軽減することができることが分っている。

特に、、ＡＮＤＨ能を実現するだめに直列に４つのトライバを含む第２段の論理 回路網において、補助のプルアップＰ型トランジスタ４３け高しヘル端子ｖＤＤ ハスとドライバ２１．２２間のノート４４との間に接続され、そのケートはクロ ック端子に接続されている。同様に補助のプルアップＰ型トランジスタ４５ば、 高しヘル端子■ＤＤハスとトライバ２２．２３間のノード４６との間に接続され 、そのケートはクロック端子に接続されている。このようなトランジスタの存在 は、評価段階に先立ってクロックが低レベルの時にノート４４および４６が木質 的に”ＤＤ　にプルアップされることを保証する。

各論理１回路網を構成するＮ型トライバのクラスタば、基本動作に影響すること なく、必要な論理を実現するだめとのような適当な方法で相互接続してもよいと いうことは認識できよう。特に、反転後の−っの段の出方は同様に一つ以上の他 の論理回路網て印加してもよい。例えば、いくつかの並行な後続の段に供給して もよいし、さらには以前の段への入力と１７で用いられるように戻してもよい。

必要に応じ、論理回路網のトライバがＰ型エンハンスメントモートのトランジス 舛で、パワースイッチがＰ工ｗトランジスタ、プレチャージ回路ｆ１ｊが印加電 圧の極＋！１を適当に変更した一ヒでＮ型トランジスタを用いるという形の相補 的なドミノ装置を用いることも可能であることは明らかでちろう。

国際調査報告

Claims (1)

【特許請求の範囲】
1. １．一連の論理回路網段（１１，１２；２１−２５：３ｌ−３３）から成る集積 回路であり、各段が出力ノード（１４）および第２のノート（１６）を持ち、各 段は処理のだめの人力論理信号（Ｉ’ＮＰ）が供給されるように構成され、ある 導電形を持つドライバトランジスタ（１１，１２）、安定な電位差に保持される 第一と第二の電力バスと、 第一の電力バスと各段の出力ノードとの間に接続されたある導電形とは逆の導電 形を有し、クロック信号（Ｃ）が供給されているバスに結合されているゲートを 有する別個のプレチャージトランジスタ（１３）、及び 第二の電力バスと各段の第二のノードとの間に接続される前記ある導電形で、ク ロック信号（、Ｃ，）の供給されるバスに接続されるゲートを持つ別個のパワー スイッチトランジスタ（１５）を含む集積回路において、前記ある導電形とは逆 の導電形を有する補助プレチャージトランジスタ（１７）が第一の電力バスと各 論理回路網段の出力ノードとの間に接続され、該補助トランジスタのゲートがク ロック信号の供給されない端子に接続されることを特徴とする集積回路。 ２　請求の範囲第１項に記載の集積回路において、さらに インバータ（２９，３０）が（最後の段を除く）各段の出力ノードと後続の段の ドライノートランジスタ（２１）の人力ノードとの間に接続されることを、特徴 とする集静回路。 ３４　請求の範囲第１項に記載の集積回路においてさらに、論理回路網とパワー スイッチのトランジスタがＮ形で、プレチャージ回路網のトランジスタがＰ形で あり、第１の電力バスが高電位バスで第２の電力ハスが低電位バスであることを 特徴とする集積回路。 ４　請求の範囲第３項に記載の集積回路においてさらに、補助プレチャージトラ ンジスタが、低電位電力バスに接続されたゲートを有することを特徴とする集積 回路。 ５　請求の範囲第４項に記載の集積回路においてさらに、インバータがスタティ ックＣＭＯＳインバータであることを特徴とする集積回路。 ６　請求の範囲第２項に記載の集積回路においてさらに、第２の補助プレチャー ジトランジスタ（４５）が、クロック信号の供給されるゲートを持ち、第２の電 力バスと出力ノードでも第２のノードでもない論理段のドライバトランジスタ（ ，２２，２３）間のノードとの間に接続されることを特徴とする集積回路。