JPS59500492A - 多重ラインアダプタ機構のための読出制御操作システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

多重ラインアダプタ機構のための 続出制御操作システム 発明の分野 こ゛の′開示は、多重グループのラインアダプタＩ］＜マイクロブ１」セック− と協力して複数のデータ通信ラーｒンヘサーヒスするために働くデータ通信シス テムに関係する。 関連する出願の相互参照 この開示は、次の米ＩＸ！特許出願に関係するものである：ｌ’（ｉｃｂａｒｄ 　Ａ’、１ｏｓｋｏｒｎ、ｐｈｉｌｉｐ　０．３ｉｅｈｌ、およびＲｏｂｅｒｔ 　Ｄ、　Ｃａｔｉｌｌｅｒの発明者達による１９８２年５月５日に出願された出 願連続番号第３５５，１３４号の゛ビット配向ラインアダプタシステム″Ｒｉｃ ｈａｒｄ　△、　Ｌ　ｏｓｋｏｒｎ、　ｐｈｉｌｉｐ　Ｑ　、　３１ｅｈｌ、お よヒＢｏｂｅｒｔ　ｌ）、　Ｃａｔｉｌｔｅｌ”の発明者達による１９８２年５ 月５日に出願された出願連続番号第３５５，１３５号の“ハイド配向ラインアダ プタシステム″。 次の発行された特許は、太開示の理解のための前車を形成し、ここで参照として 引用する： “ユニバーサル入出力マイクロプロセッサを用いるデータ私通のためのディジタ ルシステム′″の題名の米国特許第４．２９３，９０９号。 ″°特殊な命令フォーマットを用いるマイクロプロ廿ツリシステム″の題名の米 国特許第４，２９１，３７２号。 ゛命令の操返しを容易にするマイクロ１プロセツサシステム″の題名の米国特許 第４，２≦）２，６６７号。 ゛ディジタルデータ処理システムのための人出力す１システム″の題名の米国特 許第４，１８９．７６９号。 発明の慨要 ラインアタ７゛夕の多重機構におｌ（る各ラインアダプタはレシーバトランスミ ッタ（ＵＳＡＲ下）、タイミング手段。 および′アダプタのタイプの識別手段のようｊｊ　：ｍｌンボーネントを含んで いる。これらのコンポーネントの各々は割込んでマイクロプロセッサからのナー ごスを要求することかできて、そのマイクロプロセッサはどの特定のコンポーネ ントがサービスをリクエストしているかを識別するためのオペレータを有してい る。 （Ｌｌ　’Ｓ　Ａ　ＲＴまたはターイマのような）コンポースシト４Ｊフラグラ イン（ＦＬＡＧ２／）を活性化することによってサービスをめることができ、そ のフラグラインはサービスがめられていることをマイクロブロセツリヘ知らせる 。 次にマイクロプロセッサは、Ｉ　、、／　Ｏバス・ピットのとのラインが゛セッ ト”（＝１）されたかを知るようにスキャンすることによって、どの特定のライ ンアダプタかサービスをめているかを決定するために’　Ｇ　Ｅ　Ｔ　”オペレ ータを利用する。次にマイクロプロセッサはめられるラインアダプタを指名して 、（ＲＣＲＩと呼ばれる）　Ｇ　ＥＴ’ＯＰを実行するであろう。このＧＥＴ　 ＯＰはＲＣＲＩ＜誘出コンポーネントリクエスタｒＤ＞と名付けられており、そ れ（ユ指名されたラインアダプタ上のどのコンポーネント（Ｕ　ＳΔＲ１，第１ のプログラムタイマ、第２のプログラムタイマ）がサービスをめているかを決定 する。 さらに、“読出制仰″動作は、＜ａ　＞成る特定のフィンット配向またはバイト 配向、専用ラインまたは切換ラインなど）をマイクロスロセッリヘ知ら１士る読 出アダプタタイプＩＤ（ＲＡＤＴＩ）、および（ｂ）マイクロプロセッサへの転 送たのめに、選択された自動呼出ユニット（ＡＣＵ）から１．／’０バス上への ステータス信丹を読取る読出自動呼出ユニットステータス（ＲＡＣＵＳＴ）を含 んでいる。 図面の簡単な説明 第１図は多重ラインアダプタ機構、マイクロプロセッサおよびデータリンクイン ターフェイス手段を保持するスライドインカードを接続するための１、−′Ｏシ ステムベース接続モジュールのスケッチ図である。 第２図はスライドインカード上に位置（）でいる多重ラインアダプタ殿溝のブロ ック図である。 第３図はいずれかの指名されたラインアダプタの動作を制御するステートマシン マイクロプロセッサのブロック図である。 第４図はテ”−タリンクインターフエイスカードと関連する単一バイト配向ライ ンアダプタのブロック図である。 第５図は成る与えられたラインアダプタを選択するためと、その選択されたライ ンアダプタの成る特定の１＜ΔＭのような特定のフンボーネン１〜を選択するた めのに用いられるロジック回路の図である。 第６図はラインアダプタとその＝１ンポーネントかどのようにしてマイクロプロ セッサからのサービスをめるかを示し、またそのマイクロプロセッサがどのよう にしてサービスをめているコンポーネント・を識別してそれと関連するラインア ダプタのタイプを識別するかを示す図である。 −しい　の 本開示のラインアダプタ続出制御操作システムは、データ通信Ｉ１０サブシステ ムの部分として働くライン指示プロセッサ（しばしばフレーム認識データリンク プロゼッリ。 とも呼ばれる）の部分として用いられるように設計されている。 第１図はそのようなデータ通信１．１０サブシステムを示しており、そこではス テートマシンプセッサ力−１−〇〇〇は種々のタイプのラインアダプタに関して 同等に鴬く。単一のラインアダプタカード７００はカード４００と５００で示さ れたような４重（Ｑｕａｄ）ラインアダプタと同様に利用することができる。こ れらの４重ラインアダプタは４つのアドレス可能なラインアダプタのユニット＝ ｉｔし、各ラインアダプタは電気的インターフェイスを介してルーのデータ通信 ライン端末装置を取扱うことができる。 第４図は゛単一″バイトｔＮｄ向ラインアダプタシステムのブ［１ツク図を示す 。リモートデータセットまたはデータ端末装蘭はタイマ５０７とＵ　Ｓ　Ａ　Ｒ 王５０８を含む入出力回路手段へ接続することができる。この入出力回路はトラ ンシーババスコントローラ５Ｑ３に接続しており、そのバスコント１コーラはス テートンシンプロセッサ６００またはＲＡＭバッファ５５０　への１．１０バス １０に沿った輸送のためにデータをマルチプレクサ５０４へ送ることができる。 ステートマシンプロ廿ツナ中のデータは、入出力回路手段への伝送のために、そ のステートマシンの出力制御レジスタからトラシーババスコントローラ５０３ヘ バス１７２に沿って送ることができる。マルチプレクサ５０４は、ラインアダプ タシステム中のユニットを識ｉりする他のυｊ御倍信号加えて第１図のデータリ ンクインター７エイスユニツト７００から制２］信号を受取る。また、自動呼出 ユニット出ｈレジスタ５０５も備えられており、それは電話回線でリモート端末 装置をダイヤルするのに有用な信号を受取ることができる。 第２図はバイト配向プロトコル動作のために用いられる“４重″ライン７ｇブタ のブロック図である。リモート端末装置へ接続する入出力回路手段は５０７，５ ０８（タイマ０とＵＳＡＲＴＯ）のような４つの基本ユニットから１ｊつでいる 。同様に、リモート端末装置への入出カナ−ヒスはタイマ５０９．ｊ５よび５１ ０で示されたＵ　Ｓ　Ａ　Ｒ１−１によってうえられる。同径に、ユニット５１ １，５１２はもう１つのりｔ−ト端未装置の７Ｃめの操作ユニットを溝成し、ユ ニット５１３と５１４もさらにもう１つのリモート端末装置のためのものである 。 第４図で述べたように、ライン７′ター７−シはトランシーババスコントローラ ５０３と一絹のフルチフレク＋ｆ　５０６を利用する。５０４と５０６のような マルチプレクサは水質的に２自動作マルチプレクリセットＣ−あり、それら＋Ｊ ２つの異なった入出力装置から制御イ乙ンを受取る。 第４図の自動呼出ユニツ１〜出力レジスタと対応して、第２図の４重ラインアゲ ブタは４つのそのようなΔＣｊｌ出力レジスタを利用する。また、４重ラインア ダプタ内には５５０　と５５０　で示されたＲＡＭバッファメモリの予備のセッ トが備えられている。 第３図は単一のラインアダプタまたは多重配９１１のラインアダプタを制御する ために用いられるステー１−マシン？イクロプロセッリのブロック図である。ス テートマシンプロセッサ（しば

【）ばｔＪＩｏステートマシンと名付けられてい る）はチップのための回路ボード上に存在し、そのボードはスライドインカード としてベースモジュール中に挿入することができて背面に接続する（第１図）。 ステートマシンは第１図に見られるように前面コネクタを介してアプリケーショ ン依存ロジックに接読している。 ｊＪ　Ｉ　Ｏステートマシンのエレメントや利用の詳７項な説明であつｔこ。こ ｔしらの特許は次のものである：Ｒｏｂｅｒｔ　ｌ）、　Ｃａｔｉｌｌｅｒと［ ３ｒｉａｎ　Ｋ、　Ｆ：ｏｒ’ｏｅｓの発明者達による゛ユニバーサル入出力マ イクロブ［］セセラを用いるデータ転送のだめのディジタルシステム“の題名の 米国特許第４．’　２９３’、９０９号。 ［３ｒｉａｎ　Ｋ　、ｆ−ｏｒｂｅｓとＲｏｂｅｒｔ　Ｄ、Ｃａｔｉｌｌｅｒの 発明者達による゛特殊な命令フォーマットを用いるマイクロプロセッサシステム ゛′の題名の米国特許第４，２９１，３７２号。 Ｒｏｂｅｒｔ　Ｄ、　Ｃａｔｉｌｌｅｒと１３　ｒｉａｎ　Ｋ　、　Ｆｏｒｂｅ ｓの発明者達による゛命令の繰返しを容易にするマイクロブｆコセッはサブシス テム″の題名の米国特許第４，２９２．６６１１′３よび結果ディスクリブタと 貯ばれる特殊な命令を用し）る１　、／’　Ｏサブシステムに関連して鴬く上位 コンピュータの）ｕ用は、Ｑ　ａｒＷｅｎ　Ｊ　、　ＣｏｏｋとＱｏｎａｌｄ　 Ａ、〜１ｉｌｌｅｒｓ■による″′ディジタルデータ処ＭＰシステムのための入 出力υ′ブシステム″の題名の１９８０年２月１９日登録の米国特許第４，１８ ９，７６９号に示されており−この特許もここで文猷として引用する。 第５図はＤ　Ｌ　Ｉ　／′Ｌ八（データリンクインターフェイス、／ラインアク ブタ）カード７００上の成るロジックの図であり、それは里−ラインアダプタカ ートのＲＡ　ＩＶ＋　、／＼ソファメモリーＪ、ｊ、：Ｉｌ：Ｌ４手う１′ンア 々ブタカート上の４つのライン。アダプタメモリの）らの特定の選択された１つ のメモリを選択するためまたは゛′指名″するために用いられる。第５）図でＲ Ａ〜１ストレージ手段５５０　として示されているのは単一のライン７１夕１り のためしこ用いられる特定のメＬりである。しかし、“′多重″ラインアダプタ 設定に・１３いて、各ラインアクブタ）、１そのラインアダ７タと関連する特定 のメモリを選択するためのｆｌ；１様な選択システムを有している。 ステートマシンプロセラ＋ｊ（ＭＡＤＤＲｎｎ＞からのアドレスラインはコンパ レータ１００　とＲＡＭバッフγ５５０　へ接続している。チップ選択信号Ｃ８ ／はコンパレータ１００　と指名フリップ７０ツブ（ＤＥＳＦ）からのロジック 信号手段によってバッファメモリ５５０　に活性化される。システム中の成る選 択されたバッファメモリのいずれかを特定的に識別するために、固有のジャンパ ヒツトが（１０バス１０から指名フリップフロップへ入力を与える。その選択さ れるべきＩ　、、／　Ｏバス１０の特定のヒツトラインはステートマシンマイク ロブロゼツサによってセラ１−される。 “バイト配向″ラインアダアタ ライン支持プロセッサ（フレーム認識データリンクプロセッサまたはライン支持 プロセッサｏ　Ｌ−ｐとも坪ばれる）の芸能的部分は“バイト配向ラインアク７ タパと呼ばれるラインアクブタである。これは、しば【−ば゛キｉｌラクタ配向 ″ラインアクフクと−ｂ　ｔｒ　ｔ、ｒれる。 テータ通信うインアダブ′りは、基本的には、一端τ゛データ通信ラうン″°電 気的インターフェイス″ヘインターフ■１′スし、他端で（ＮＯステートマシン ６００　（ＬＩ　Ｉ　ＯＳ　Ｍ　）と名（４（プられた〕′ロセツサヘインター フＩイス１１る装置で−ある。ラインアダプタの一次的閤能は、゛ハイ１〜”情 報への（からの）“ビット″情報を直列１ヒすること、タイミングを与えること 、サーヒスリクエストを発生すること、ＩマへＭメモリを提供すること、自動呼 出インターフェイシングを与えること、およびデータ通信ラインに適合するレベ ル変換器への接続を与えることである。／（イト配β１ラインアダプタはまた、 薗）４重ラインアダプタ、および（１１）単一ラインアダプタと名付けられた２ つの基本的＠成で作られている。単一ラインアクブタはライン支持プロセラ１ｙ の部分であり、データリンクインターフェイス（ＤＬｒ）回路とともに同一のボ ートを共用している。ラインアダ／りはライン支持プロセッサによってｉｉ！制 御されるラインの数ｉにかかわりなく必要である。４＠ラインアダプタ（ヨ基本 的に１つのボード上に４つのラインアダプタを含んで０る。 これらのボード１よ典型的な１０インチ×１３インチのボードで、それはベース 接続モジュールの背面に差【２込まれる。 また、より小さいラインアダプタが２手”ラーイレノー？ダ７りとして′！Ｊ己 置装れてもよく、それは１つのボート上の４つ、　、−−、＋　１−　＋、　Ｊ −／　−ｙ−／）４　ｆＩＸ二Ｊ　−１ｍ　＃プ乃ｈ＼Ｇ、　ｔｒ　１ている。 第１図に見られるように、ラインアダプタカート４００　。 ５００の各々はステートマシンプロセッサ６００とＬ）ＬＩ、’　ｔ−Ａ　７０ ０　（）４−タリンクインターラＩイス・シンクルラインアゲブタ）の両方に接 続している。 第２図は、第４図に見られるように、７一タ通Ｉ色ラインへの接続はラインアゲ ブタへ匿続している電支的インターフ１イス（ＥＩ）を介して行なわれる。４４ １１のタイ１の電気的インターフェイスボードが存在し、４重ラインアダ７′り 上で異なった組合わせで装＠することができる。したかつて、データ通信ライン の電気的特性に依存して、変化かめられるのはその電気的インターフェイスだけ であり、ラインアダプタは変化しない。 １から８のラインアダプタかステートマシンプロセッサ６００によって種々にア ドレスされるこ、七が可能で、したがって、各ラインアダ１夕はそのアドレスを 識９ｊｌ　”Ｊるために固有的にジャンパされる。ラインアダプタはステートマ シンプロセッサと通イｔするためには“″指名″されければならない。いくつか のアドレス可能なコンポーネントがラインアダプタ上に含まれており、ステート マシンプロセッサは書込／読取データのフオームまたは゛ステータス倍号または °“）り御″信号においてそのラインアク７タと通信することができる。 バイト配向ラインアダプタのアドレス可Ｃヒなコンポーネン１−は次のよってあ る゛ （ｉ　）　ＵＳＡＲｌ−’　（５０８，５１０，５１２，５１４゜第２図） （１１）　タイマ（５Ｃ’）７．５０９．５１１　、５１３．第２図） （ｉｉｉ　）　自動呼出出力 （１ｖ）　自動呼出ステータス （Ｖ）　コンポーネントリクエスタ （ｖｉ）　メモリ（ＲＡＭ）。 ＬＩＳＡＲＴ（ユニバーサル同期、／非同期レシーバ／トランスミッタ）はステ ートマシンプロセッサ６００からデータ゛′バイト″を受入れて、それらを伝送 のために直列“ビット″へ変換する。それはまた、直列ビットデークを受取っ− にれを並列テータハイトへ変換する。ＵＳＡＲＴ＠置は、それか動作する様式を 特定化するその２つの内部制貴レジスタ内へ゛よ込み″することによって始動さ せられる。 この目的のために好ましい典型的なＬＪ　Ｓ　Ａ　ＲＴは、ＷｅＳｔｅｒｎ　［ ）　１ｇ１ｔａ１社、　３１２８　Ｒｅｄｈｉｌｌ　Ａｖｅｎｕｅ　、Ｎｅｗｐ ｏｒｔ　Ｂｅａｃｌ＋、Ｃａ１Ｈｏｒｎｉａ　９２６６３によって製造されてお り、ＵＣ１６７１と名付けられて、１９７８年８月付の「ｅｃｌ）ｎｉｃｌ　Ｍ 　ａｎｕａ！中にｔＪｃ１６７１非四”１４／／同朋レシーバ／トランスミツタ として述べられている。 このＬＩ　Ｓ　Ａ、　ＲＴ装置の内部制御レジスタの種々のビットは、同ｊｌＪ 　、／非同期モード、キャラクタあたりのビット、パリティ、這過モード、エニ ー１−王−ドなとの事盾を特定！ｒる。 バイト配向ラインアダプタ上で用いられるターでマは２つの基本的な機能を果た す＝（１）プロクラムタイマとしで。 および（ｉｉ）非同期動作のためのボー速反発生器として。 各チップには３３つの独立な内部タイマが含まれτおり、それらの２つは゛伝送 ′°動作および“受取り″動作のためのライン動作に関するタイミングの目的の ためにソフトウェアによって用いられる。その３番目のタイマは、非１司期動作 に関してＵＳＡＲＴによって用いられる矩形波クロックを発生づるために利用さ れる。各タイマは独立に始動させられて、それが動作すべき“ｔ−ド″を示す。 ２つの７０グラムタイマは、予め決められたタイミング値に到達したとき、ステ ートマシンプロセッサ６００にフラグ信号を活性化することができる。 自動呼出出力（ΔＣｊｌ　ＯＲ５０５）は、ステートマシンプロセッサによって ゛ディジタルディジット″および’ｉｌｌ　］情報でロードされるレジスタであ る。このレジスタの出力はロジック信号をＥＩＡ　Ｒ３−２３２電位へ変換する レベル変換器チップを駆動する。これらの信号はダイヤル呼出撮能を与えるベル ８０１のような自動呼出装置＜　Ａ　ＣＩＪ　＞を駆動する。 自動呼出ステータスは、入力ラインの条件または状：脹を自動呼出装置（Ａ　Ｃ Ｕ　）からステートメント［１セラ号６００へ与える手段であるっＡ　ＣＵから のラインはＥＩＡ電位を−「１Ｌロジックレヘルｌ＼変祈１づるし／　ｆｉ　） し変；萄器チップによって受取られる。これらのロジックレベルは現在の状態を 決定するためにステートマシン１０セツ）？によって読取られることができる。 ラインアダプタからのコンポーネン１〜す１１１スタは次のようである　（ｉ　 ）　ＩＪＳＡ、ＲＴ、（ｉｉンプ１コグラムタイ−？ｉ、（ｉｉｉ）ブロクラム タイマ２゜ これらの３つのコンポーネントは、その始動に関して固有の時々に豆いに独立に °゛サービスリクエスト′°発生することができる。“サービスリクエスト″は ラインアダプタがサービスをめていることを示すフラグ信号をステートマシンプ ロセッサに活性化する。どのラインアダプタが÷ｌ−ヒスをめているかをステー トマシンがｍ　２にした後、それは次に成る特定のラインアダプタ上のとの゛コ ンポーネント′°かサービスをめているかを認識しなければならない。 ラインアダプタ上のメモリは、各ラインのための２，０４８Ｘ１７ビツトワード のＲＡ　ｆｖｌからなっている。したがって、各４重ラインアダプタカードは実 際に８，１９２Ｘ１７ビツトワードのＲＡ配置を含んでいる。里−ラインアダプ タカード（第９図、第１０図）は４，０９６ワードのＲＡＭ　５５　Ｑ　ｓ−含 んでおり、その半分はデータ通（言ラインのためであり、残りの半分はＤＬＩの だめのものである。 そのＲへ〜１は、伝送／受取メツセージをバツファフるためおよびライン動作に 関連す、っテーブルとステートメントのためにソフトウェアによって利用される 。 バイト配向ラインアダプタ；動作 ｌＬｉニステートマシンプロセッサ６　（、）　ｏが１つのラインアダプタ上の アドレス可能なコンポーネントに関連づる」−ドを実行するとき、そのＬへ（ラ インアダプタ）は“指名″されなければならない。各ラー１′ンアダ７″りは１ つのノリツブフロップを含んでおり、そのノリツブフロップの人力はＩ１０バス の特定のピットヘジャンバされている。１つのラインアダプタを゛′指名″フる ために、ステートマシンプロセッサはストローブＮ０．１でＰ　Ｕ　’ｒ　（” ）　Ｐを寅灯しなければならず、かっＩ’　／’　Ｏバスの刊叱、するビットか １に等しくなければならない。９に等しいＩ　、、／’　Ｏバスビットに関する 同じＯＰの実行は、第５図の°″Ｄ　Ｅ　Ｓ　ｒ−”にょうな典型的に示されて いる）ｉ名フリップノロツブをリセッ１〜する。 フラグ動作：ラインアダプタの浸々のコンポーネントは゛ナービスリクエス１− ′′を生じることができる。これらの“サービスリクエスト″は、基本的に、す べてのう１′ン／ダプタに関する共通）ＬＡＧラインを駆動するために一緒にＯ Ｒされる。崖−ラインＦ　Ｌ　Ａ、　Ｇ　２　、／’　ｆは、低い活ヒのとき、 いくつかのラインアダプタがサービスをめていることをステートマシン１０セツ サに知らせるっステートマシンプロセッサは、００００１に等しいパリアン１〜 フィール！”Ｖ−Ｆ　ＬＤ　（４：　５　）　Ｔ”ＧＥ　Ｔ　ｏｐヲ実行Ｍル（ −トＧＬ−よって、どのラインアダプタがサービスをめているかを決定）ること ができる。ラインアダ１夕はこのＯＰの実行のためｌこ°゛指名″される必要は ない。 ラインアダプタ中の°ルシスタアドレス”（ＲａＧＡＤＩ２ｎ）信号は、ステー トマシンプロセッサからの５つのＶ−Ｆ’　Ｌ　Ｄ信号である。 第６図を参照して、フラグ動作は、低い活性のときにステートマシンプロセッサ へラインアダプタがサービスをめていることを知らせるＦＬΔＧ　２　／ライン によって達成される。たとえば第６図において、もしラインアダプタＯが−Ｙ− ヒスをめれば、Ｎ　ＯｌでゲートＧΩが活性化されてＦ　Ｌ　Ａ　Ｇ２　、／ラ イン上に信号（低い）を与える。 この信号を受取って、ステートマシンプロセッサはＧＥ丁’　Ｆ　ＬＡＧ　Ｉ　 Ｄ　７　イン上ニＧＥ　Ｔ　ＯＰ　ヲ始動すル３゜こうしてゲートＧｏの出力信 号がＩ１０バスの成る特定のライン（それはラインアダプタの成る特定の１つに 専用されている）へ３ｉられて、それがステートマシンによって往先取られたと き、ステートマシンは関係すべきその特定のう、インアダプタ（この場合、ライ ンアダプタＯ〉を識別する。 同様に、１　＋　２　＋　Ｊなとのような各ラインアダプタ１よＦｌ−ハＧ２． ／ラーインを活性化するゲートＧ＋　＋　（、＋２またはＧ、を有しており、そ のラインアダプタに関４７るＩ　、、／　Ｏバス上のラインへの特定の゛ジャン ハ″接続をステートマシンに゛読取り″させる。 データバー〕溝造：ＲＡＭ（第５図）を例外どして、ラインアダプタ上のアドレ ス可能なコンボーネン１〜へ送らＩＰＩるメモリ５５０　．５５０　なとのすべ てのＹ−タ（、艮、・（ター１〜マシンプロセツサ中の第２の出力制罪レジスタ ３８（第３図）から生じる。、ＲＡ〜１を例外として、ラインアダプタ上のアド レス可能な二１〕／ポーネントｈ日らス−Ｆ　−トマシンプロセッサによって“ 読取り″される寸べてのデータは。 １　、、／　Ｏバス１０を介してステートマシンプロセッサへ行く。 第４図＜　Ｄ　Ｌ　Ｉ　、、／　Ｌ　Ａデータバス構造）を参照すれば、単一ラ インアダプタデータハスｌＩ造が示されている。 第４図に見られるように、第２出力制御レジスタ３３８（第３図）のライン（Ｏ ＣＲＥＧ　２Ｏｎ）は自動呼出ユニット出力レジスタ５０５（△ＣＵ　ＯＲ）の 人力へ直接接続し、それらはまた両方向バストライバを備えるトランシーババス 制御チップ５０３へ直接接続する。 自動呼出ユニット出力レジスタ５０５は、６ヒツト”　Ｄ　”タイプの７リツプ ブロツブレジスタ（ＤＲ６ｎ　）である。 クロック入力が能動化されたとぎ、第２出力１ノジスタ３８からのデータはＡ、 　ＣｔＪ　ＯＲ５０５内ヘスドアされる。 タイマ５０７とＵ　Ｓ　Ａ　ＲＴ　５０８の両方ノ＼送らね、るテーク（第４図 ）はステートマシンプロセッサ中の第２出力し・ジスタ３８から生じ（第３図） 、トランシーバハスコン１−ローラ５０３を介して送られ一次にアトｌメスされ たコンポーネントへ送られる。タイマコンポーネントのためのデータラインは高 活性１あり、ＩＪ　３△Ｒ−１’　］ンポーネントのためのデータラインは低活 性である。両方のコンポーネントか同じテークバスを井有するとき、それらの］ ンポーネン１〜の１つへのデータは反転されな【ノればならない。タイマ５０７ はその″反転された″データを受取るために用いらｎ＜すむわら１−０および（ 、）　＝　１　＞　、一方、ｕ　ｓ　ＡＲ工５０８は通常のフォーマットを受取 る。したがって、ステートマシンプロセッサ中の第２出力レジスタ３８（第３図 ）からの゛′１″ピットはＩＪ　Ｓ　Ｉ　Ｔへの１”ビット（低活性″として現 われ、またタイマへの゛０″ビットとして現われる。トランシーババスコントロ ーラ５０３は３ステート装置であるが、その３番目のステー１−または高インピ ーダンスステートでは用いられない。それは、ステートマシンプロセッサ中の第 １出力制御レジスタ３７のビット４から生じるＲ　Ｅ信号のステートに依存して ＤＩＮ（データイン）をＤＯＵＴ（データアウト）へまたはＤ　ＯＵ　ＴをＲＯ ＵＴへのいずれかを駆動するために用いられる。レジスタ３７のビット４がＯＮ のとき、信号ＲＥは正であってトランシーババスコントローラ５０３を介してＤ ＩＮをＤＯＵ王方内方向能動化″する。 ラインアダプタからの情事の読取り（ＲＡ、　Ｍ；ｉ先取り以りト）はデコート されたＧＥＴＯＰによって実行され、その読取情報は１．１０バス１０の最も重 要でない８ビツト上で得られる。８−１マルチプレク４：、ｆ　５０４はその読 取情報のソースである。 ゛重−″ラインアダプタ（第４図）にお（プる沖１　ｉ−、Ｉ　Ｘ　５０４１＼ の８つの人力のうちの４つ（はそのラインノ７グブタによって利用され、残りは ｆ−タリンクインター７１イス（ＤＬｌ）によって利用される。そのマルチプレ クサ＜　Ｎｉ　ｕ　ｘ−ｓ）は、Ｇ　［、Ｔ　ＯＰの間に、入／−ＦＬ　Ｏ（３ ：　２：）か”　１１　”　ニ等Ｌ＜カッＶ−ＦＬＤ　＜４　：　１　）　ｈＮ ｏ　（ＤＩ　ＥＧＥＴ＞に等しいかまたは指名フリップフロップ（ＤＥＳＦ）が ０Ｎ（ＬＡ　Ｇ、ＥＴ）であるかのいずれかのときにチップ選択（低レベル）さ れる。 “’　４　ｇ　”ラインアゲブタカード上には１６のマル升フ″レクナが存在し 、その各々は８−１の割合を有している。各ベアのラインアダプタのために８つ のマルチプレクサが存在する。 第４図に見られるように、Ｍ　Ｕ　Ｘ　５０４への８つの入力ラインは、４つの ラインがＤＬＭデータリンクインターフェイス）へ接続して他の４つのラインか ラインアダプタへ接続するように半分に分けられている。第２図と周隙に４重う インアタブタにおいて８つのマルチプレクサの各々のグループの８つの入力ライ ンが崖−ラインアダプタと同じように半分に分けられており、それによって４つ のクループが作られる。４つの入力ラインのいずれかのグループがその″指名フ リップフロップ”ＩＥｓＦ、第５図）が○Ｎ　（：”　３６る場合に選択される 。そのようない１゛れがのクループの４つのラインのいずれかの１つの選択（よ 、ＧＥＴＯＰの一「［−りの２つの最も重要でないヒラ１〜によって実行される 。 １つのラインアダプタ内のＲＡ　ＩＶＩメモリ内にＪ（込まれる″べきデータは 、■／′０バスを経由して１６ビツト＋バリア・イフォーマットで送られる。ラ インアダプタ内のＲへ〜１メモリから読取られるデータ（よ、１シＩＥ〜ｔｏｕ ｒハス１２上に１６ヒツト＋パリテイで１せられる。 コ≦乙ｉｊ＜二」と２−Ｅ」−Ｆ」乙ｌ−シング：第４図に見られろよ−うに、 ゛読取り”されるべきコンポーネントの出力は８−１マルチプレクサの入力へ送 られて、それは次に■／○ハス１０を駆ｉＪＪηる。ステートマシンプロセッサ によって゛読取りパされることができるラインアダプタ上のコンポ−粂ントは５ つ存在し、それら（ま次のようであろ：コンポーネントリクエスタＩＤ　（ＣＲ ＩＤ）す５ＡＲＴ　（５０８） タイマ（５０７） 自動呼出ユニットステータス（、Ａ、　ＣＩＪ　Ｓ　Ｔ　）アダプタタイプｒＤ （ＡＤＰＴ、ＩＤ）。 ラインアダプタ１−のこれらの５つのコンボ−文ントは読取られることができる が、ＩづＳ１Δ、ＲＴ５０８とター７７５０７はマルチプレクサへの同じ入力ラ イン＜　ＲＯｔＪ　Ｔ　＞を共有している。８−１マルチプレクサｌ＼の入力の どちらかのグループ内の４つの入力の１つの選択ｉＪ、１１ＸＸ’こ等１−いＧ ＴＥ　ＯＰ、＼／−ＦＬＩ）（３：　４７の２つの最も重要でないビットのＶ− ＦＬＤによって実行され、その４つの入力の１つの選択は表−１に示されたよう （ご決定凸ねぺ１、第４図において、単一ラインアゲブタマルチプレクサ５０４ はラインアダプタ上の３つのコンポーネントに書込むことを許す（ＲＡＭは含ま ないン。これらは自助呼出ユーット出力しジス’Ｚ５０５　（Ａｃｔ−１ＯＲ＞ 、ＵＳＡＲＴ５Ｑ８、およびタイマ５０７である。これら３つのコンポーネント のアドレッシングは２つの異なった様式で起こる：ＰｔＪＴ　ＯＰＳのＶ−ＦＬ Ｄのデコード、およびステートマシンプロセッサ内の第１出力制仰レジスタ３７ からのビットのデコード（第３図）。 Ａ　ＣＩＪ　ＯＲ５０５は、８つのっらの１つのデコーダチップが０１１１１に 等しいＰｔＪＴ　ＯＰ　Ｖ−ＦＬＤ　（４：５）をデコードして、ストローブＮ ０．２がスデートマシンプロ廿・ソサから送られるどきアドレスされる。このテ コ−１〜は単一ラインアダプタカード上にだけ実行されて、前面コネクタを経由 して他のラインアダプタカードへ送られる　このデ」−１−されたｆａ号は各ラ インアダプタ内の３つの人υＮ　ＯＦ＜ゲート（図示せず）によって受取られる （ラインアダプタの伯の入力はクロックと指名ＦＦである）にのケートの出力は ６ヒツトβ、Ｃｊｌ出ノフレジスタのクロック人力を駆動する。 第２出力制罪レジスタ３３８（第３図）からのデータは、次にへＣｔＪＯＲ５０ ５内ヘストロープされる。 指名されたラインアダプタ上のＵ　Ｓ　Ａ　ＲＴまたはタイマのアドレッシング は、コンポーネントの“チップ選択″と同じである。こねは、ラインアダプタ内 の指名フリップフロップとともにステートマシンプロセッサ内の第１出力制卸レ ジスタ３７のヒ゛ット○と１によ一ンて達成される。 各ラインアダプタは、そのＵＳＡＲＴまたはタイマへしｊＣ８（ｔＪｓＡＲ王チ ップ）言訳）またはＰＯ２（タイマチップ選択）を与えるためにごットＯと１で その指名ＦＦをパ△Ｎ　Ｄ　”する。 第１出力ｉ１１Ａレジスタ３７内のヒツトＯと１の利用は次のようである。 ビットＯ＝１　ＵＳＡＩ’ぐ丁ｃｓ＝ｕｓへＲＴブツブ選択レジスタ３７の残り のピッ１〜は、本来的にＵ　Ｓ　Ａ　ＲＴとタイマに関する制御信号のために用 いられる。 ランダムアクセスメモリ（Ｅ＋５０ｍ、ｌ！ｊ図）：　各千−タ通信ラインは使 用可能な２．０４８ワードのＲＡ　ＩＶ＋を有している。１つのワードは、１６ データピツト＋１つのパリティビットに等しい。第５図において、ＲＡＭチップ ５５０　は１８０ナノ秒の読取アクセス時間を有する４゜０９６Ｘ１ビットスタ ティックＲＡＭであり、４，０９６ワードを形成する１７チツブが配列されてい る。Ｄ　Ｌ　Ｔ　、、、、／ＬＡカード上の２．０４８ワードは“里−”ライン アダプタのためのものであり、残りの２，０４８ワードはデータリンクインター フェイスのためのものである。４重”ラインアダプタカード３４のメモリチップ または８，１９２ワードを備え、その２．０４８ワードは各ラインに利用される 。 データ通信ラインアダプタメモリ（いずれのラインのためのものも）はｏｉｉｉ ｏに等しいメモリアドレスラインＭＡＤＤＲ（１５：　５　）によって“指向″ さぜられる。これは、データリンクインターフェイス／ラインアダプタＲＡＭを 示す第５図で理解することができる。ＤＬＩ／ＬＡカートｆ（７）５ヒッｔ−： ＋ンハレー’２１００　１Ｊ、（ｉ　）ｌ−ＤＬ［メ七り選択」のために（゛イ コール″条件に関して）比較し：または′より大きいパ条イ’Ｆ（ｆｖｌＡ　Ｄ 　Ｄ　Ｒｕｎ　Ｑ　１１１０）のために（ｉｉ）　ｒラ−インアクブタＲＡ　１ ’ｖ１選択」を備えている。信号”ＬＡＲＡＭＳＥＬ”　（ラインアダプタＲＡ 　Ｍ選択）は、“１旨名された″ラインアダプタりＲへｌｖｌメ上りを選択する ために、前面ケーブルを経由して１八、−このラインアダプタカードへ行く。も しメモリアドレスラーインＭＡＤＤＲ（１５：５）が０１１１Ｘ（ＤＩ　Ｉまた はＬＡ選択）に等しいなら、羅速メモリフリップフロップ（ＳＬＭＦ）１００　 は１に等しくセットされる。ノリツブフロップ１００　の出力はオープンコレク タＮＡＮＤゲートを駆動し、そのゲートの出力はステートマシンプロセッサへの ＷＡＩＴ、／前面信号ラインへ接続している。この信号〈ＷＡ　Ｉ　Ｔ　、、／ 　）は、低いとき、その信号が′高い′°になるまでそのステートマシンプロセ ッサを“″特撮″させる。、読取アクセス時間が１８０ナノ秒であるＲへＭチッ プを用いるにはステートマシンプロセッサを１クロツク時間だけ待機させること か必要で、ＤＬＩメモリ（５５０、第５図〉またはいずれかのラインアダプタメ モリが選択されたときに、Ｓ　Ｍ　Ｌ　Ｆ　（ｉｌＪメモリフリップフロップ） が１クロツクの間“°オン′して、次にトグルオフする。 ＤＬＩ／ＬＡカード上のＲＡ　Ｍメモリ５５０　の選択は、指名フリップフロッ プがオンのときに、０１１１０に等しいＭへＤ　Ｄ　Ｒ（１５：　５　）または ０１１１　’ｌ　ＩＪ等しい能のＭ、ＡＤＤＲ（１５：　５　）を介して行なわ れる。このロジックはＲＡＭチップ上のチップ選択入りを制御する。　Ｄ　Ｌ　 ｆまたはラインアダプタ上七りのための１でＡ　Ｍの分Ｓすは、ＩＲ八へ５５０ 　チップ上の”Ａ−１１”アドレスピン〈第す図）を制御することによって行な われる。Ｎ・１／＼Ｄｌ）ｌ’１ｌ（１５：５）が０１１１１でかつラインアダ プタメモリー、７フＯツブ（ＤＥＳＦ）がＯＮの場合、１（八Ｍがチップ選択さ れてへ一１１アドレス入力がＴＲＵＥ、！：なる。 ゛４重″ラインアダプタカード（第２図）は２つのグループのメモリチップ＜５ ５０　．５５０　＞を含んでおり、そこではそのカード上のデータ通信（Ｄ、Ｃ ，）ラインＯと１が同じグループのＲＡ〜１チップを共用しており、データ通信 ライン２と３が他のグループの１でＡＭチップを共用している。信号ＬＡＲＡ〜 ｌ５ＥＬ（ラインアダプタｌ（へ〜１選択、第５図）はすべてのラインアダプタ へ行ぎ、そしてめられるＲ　Ａ　ｌｖｌグループがチップ選択されるための適当 な指名条件で水質的にＡＮＤされる。４重ラインアダ７タ上の第１または第２の データ通信ラインのためのＲＡ〜１の“分割″は、ＲＡ、　Ｍチップ上の’Ａ− １１”アドレスピン（信号ＤＥＳｎ　、　ｎ　＝１　＞をｉｔ＋ＩＩ　ｉｌｌす ることによって取扱われ（第５図ン、第３と第４のラインのためには第２のクル ープのＲへＭ１チップ上の゛△−１１″ビンがＤＥＳｎ　（ｎ−３）によって制 運される（第５図）。 ゛′２手ライうアタブタはただ１つのグループのンとモリチップ（１７）を含ん でおり、４重ラインアダプタ上のラインＯとライン１と同様に動く。１ぐＡ〜１ に書１Δまれるべきデータ（ユステートマシンブ１コ１？ツサによってｒ　、／ 　（＞バス１０上ニｉｔ　けラレＴ、”　Ｂ’Ｍ　Ｂ’ｄ　チー　’ｌ　”　ハ Ｍ　Ｅ　ｔｖｌ　ＯＵ−「ｎｎハス１２＜ｎｎはＯＯ→１６に等しい）によって ステートマシンプロセッサへ送られる。 クリア：　ラインアダプタをクリアするために用いられるクリアする方法は２つ 存在し、これらは“′パワーアップバクリアと”指名″クリアである。 パワーアップクリアは、ラインアダプタを収納するキャビネットのためのパワー アップシーケンスの間に起こる信号である。その信号はベースモジＪ−ルキャヒ ネットの背面から米て、その活性は低い。 指名クリアはステートマシンプロセッサによっ−Ｃ制弾される１つの夾腑であっ て、指名されるラインアダプタのみがクリアされるものである。そのクリア信号 は、ステートマシンプロセッサの第１出力部ｔｉｉｌｌレジスタ３７のビット７ から生ずる（第３図）。“′パワーアップ°′クリアシよラインアダプタ上の３ つのコンポーネントをクリアするよ・うに働く。それらは、指名フリップフロッ プ、自刃叩出出力ｌノジスタ、および（）Ｓ　Ａ、　ＲＴである。 °゛指名″クリア信号はうインアタプク上の２つのコンポーネントをクリアする 。これらは自動呼出装置出力レジスタ（Ａ　ＣＬ！　ＯＲ＞とＵ　ＳハＲ］−で ある。 ＵＳ△ＲＴ珊１識化と動１す：ＬＩＳへＲＴｆよ４０ビンのツユアルインライン （Ｄｌｌａｌ　！ＩＩ−Ｎｎｅ）パッケージにＩ＋！　請されたＭＯＳ、−′Ｌ ＳＩ装置であり、ブベての入力と出りについてＴ　ｌ’　ｌ適合である。ＩＪ　 ３　、、ｌ！、Ｒ丁は゛直列″デーク通信チ１７ンネルを並列ディジタルシスｊ ムへインターフニーｒスする瀕能を果たし、同期または非１７４］　ｊｊｉのシ ステムと２重通信することができる。 ＬＪＳＡＲＴの１つの好ましい実施例は、ｗｅｓｔｅｒｎ　［）　１ｇ１ｔａ１ 社、　３１２８　Ｒｅｄｈｉｌｌ　ＡＶｅｎＵｅ　、　Ｎｅｗｐｏｒｔ　３ｅａ ｃｈ、　Ｃａ１ｉｆｏｒｎｉａ　９２６６３によって製造されたものであり、モ デルＵＣ１６７１非同期７／同期レシーバ／′トランスミッタと名ｆ−１けられ ており、以下に簡単に述べるような種々のレジスタ、コントロール、およびコン ポーネントを示すブロック図を含む１９７８年８月の彼等の−「ｅｃｈｎｉ＜； ａｔ［）ａｊａ　ｐｕｂｌｉｃａｔｉｏｎに述べられている。 （１）　レシーバレジスタ（ＲＲ）：　これは、内部＄制御レジスタによって決 定されるクロック速度で受取られたデータを入力する８ヒツトのジフトレジスフ である。入って（るデータは選択された長さのキャラクタに集ぬられて、次にい ずれかの用いられていない高次のヒツト位置へよ込むロジックぜ口とともにレシ ーバｌｌ？　）４レジスタへ魅送される。このとき、ＩＮＴＲ（割込）出力はそ のレシーバ保持レジスタが有効なデータを含んでいることをＬＳＰのステ−トマ シンへ知らせるために活り化される。 （１１）　レシーバ保持レジスタ（ＲＨＲ，）：　これは、読取動作によってリ クエストされているとぎに東められたしノシーハキャラクタをＤＡＬ（データア クセスライン）パスライン（第２図〉へ与える８ビツトの並列バッファレジスタ である。 （ｉｉｉ）：＋ンバレータ：　８ヒツ］〜］ンバレータは、レシーバレジスタと ＳＹＮレジス久−またはＤＬＥレジスタの集められた内容を比較するために同期 モードで用いられる。それらのレジスタ間の“適合″はレシーバ保持レジスタ内 へのデータのロードを防ぐことによって受取られたキャラクタ（プログラムされ ているとぎ）のストリッピングを生じる。内部ステータスレジスタ内の１つのビ ットはストリッピングが実行されたときにセットされる。またコンパレータ出力 はＳＹＮレジスタとの２つの；１続する適合の際にレシーバのキャラクタの同期 化を能動化する。 （ｉｖ）　Ｓ　Ｙ　Ｎレジスタ：　これは、書込動作によってＤＡＬ（データア クセスライン、第２図）ラインからロードされる８ビツトのレジスタであり、そ れはレシーバキャラクタの同期化を達成するために用いられる同期化コードを保 持している。それは伝送の間にトランスミッタ保持レジスク内に新しいデータが 存在しないとき、充足キャラクタとして胸く。このレジスタは、ＤＡＬライン上 に読取られることができない。それは、すべての用いられていない高次のビット 内の［］シックゼロでロードされなければならない。 （ｖ）　ＤＥＬレジスタ：　これは書込動作によってＤ△Ｌラインからロードさ れる８ビツトレジスクであり、動作の透過モートにおいて用いられる“’ＤＬＥ ”（区切り荀号）を保持し、その透過モードにおいてアイドル伝送期間は単一の ＳＹＮキャラクタよりもむしろキャラクタの祖合わせのＤＬＥ／ＳＹＮベアで満 たされる。さらに、ＵＳへＲＴは“′トランスミック透過モード″の間■−のＤ ＬＥキャラクタをいずれのデータ４二Ｙラクタ伝送よりも先立たせるようにプロ グラムすることが可能である。 （Ｖｉ）　トランスミッタ保持レジスタ（ＴＨＲ）：　これは、書込動作によっ てＤ　Ａ　Ｌラインから転送された並列伝送データを保持する８ビツトの並列バ ッファレジスタである。このュータは、トランスミッタ部分が能動化されてかつ トランスミックレジスタが新しいデータを送る準瀦ができているとき、トランス ミッタレジスタ＜　Ｔ’　Ｒアへ、転送される。この転送の間に、単一の割込（ Ｉ　Ｎ　’ｒ　Ｒ）がライン支持プロセッサへトランスミッタ保持レジスタがお いていることを知らせるために活性化される。 （ｖｉｉ）トラミスミッタレジスタ：　これは、−Ｔ’　ＨＲ（トランスミッタ 保持レジスタ）、ＳＹＮレシス々、またはＤ　Ｌ　Ｆ　ＬＩレジスタらロードさ れる８ヒツトのジフトレジスタである。このレジスタの目的は、データをＭ　ｆ １１化してぞれを伝送デーウ出カラインへ与えることで、ある。 （ｖｉｉ）　制御レジスタ：　モード選択、タロツク選析。 インターフ１イス信号制御、およびデータフォーマットのようなディバイス７０ でノーツムに列を１呆］ｊする］づＳ、へ、ＲＪ内に、２つの８ピッ１−制御レ ジスタが存在する。台網ｉｌｌ　Ｉノジスタは、Ｊ（送動作によってデータアク セスライン（ＤＡＬ）かＩうＩ：］　−ｌ〜づることかてきて、または読取動作 によってＤ△Ｌラインへ読出すことができる。 五工」」ロラインアダプタのＩＪ　Ｓ　Ａ　ＲＴの動作−：非同期モード：　非 同期キャラクタのフレーミングはキャラクタの初めにおいてはスタートビット（ ロジック低）によって与えられて、キャラクタの終わりでは１つ以上のストップ ビット（ロジック高）によって与えられる。キャラクタの受入れは、先行するス トップビットの直後に、移初のスター１〜ヒツトの認嘗の際にレシーバクロック の正の；フ移によって開な合される。スタートとストップのヒ′ットは、直列ビ ットを並列キャラクタヘアセンプルする間に°゛ス］〜リツプオフ″れる。 キャラクタアセンアリは、最終キャラクタヒツトの受入れの後に、スト・ツブビ ットの受入れによって完成される。 このビットかロジック゛′高″である場合、そのキャラクタは“′正しい″フレ ーミングを有すると決定され、ＩＪ　Ｓ　Ａ　ＲＴは次のキャラクタを受取るよ うにａ＠される。ストップビットがロジック°゛低″の場合、フレーミンクエラ ーステータスフラグがセットされて、レシーバはこのヒツトか次のキャラクタの スタートビットであると仮定覆る。仮定されたスタートビットの理論的中心でサ ンプルされたとき、入力が依然として［１シツク°’　ｆｆｔ　”であるならば 、キ（・ラクタアセンブリはこの点力日う続く。レシーバ入力が゛スペーシング ”　（ｔなわち、マークでなくてスペースを受取っＣいる）である限り、づべて のゼロキャラクタかアセンブルされて、エラーフラグとデータ受取り己れだ割込 はラインブレークが決定し得るように発生させられる。すべてゼロのキャラクタ がストップピッｌ〜位置内のゼロとともにアＬンブルされた後、第１の受取られ たロジック“高″はストップヒツトとして、これは次のキャラクタのアセンブリ のためにレシーバ回路を゛レディ”状態へリセッ］−する。 非同期モードにおいて、キャラクタ伝送はＴ　ＨＲ（ｉ　ｌ−ランスミッタ保持 レジスタ）内に含まれている情報が１−Ｒ（トランスミックレジスタ）へ転送さ れるときに起こる。 伝送はスタートビットの挿入によって始められて、もし能動化されるならば最も 重要なビットに続くパリティを伴ってキャラクタの直列出力（最もｇ要でないビ ットが思切）が続き、次に１．１．５．または２ビット長さのストップ条件が挿 入される。もしＴＨＲ（１−ランスミッタ保ト寺１ノジスタ）が一杯のとさ、次 のキャラクタ伝送がＴＲ（ｉ−ランスミッタレジスタ）内に存在するキャラクタ のストップビットの伝送の後に始まる。そうでなければ、°゛マーク″（ロジッ ク高）条件が、ＴＨＲ（１−ランスミツタ保持レジスタ）がロードされるまで連 続的に伝送される。 同期モード：　メツセージの同期化は、キャラクタのブロックの始めに伝送され る特殊な同期化キャラクタコード（ＳＹＮ）によって実行される。レシーバは、 能動化されるとき、ＳＹＮレジスタ内に含まれるビットパターンに適合する２つ の隣接？Ｉイアキャラクタを捜す。レジーバが捜している時間の間、データはＴ Ｉ−（Ｒ（トランスミッタ保持レジスタ）へ転送されず、ステータスビットはア ップデー］〜されず、レシーバ割込は活性化されない。最初のＳＹＮキャラクタ の検知の後、レシーバは一連のビットをキャラクタにアセンブルし、それらのキ ャラクタの長さはＵ　Ｓ　Ａ　Ｒ１゛の内部制御レジスタの内容によって決定さ れる。最初のＳＹＮキＶラクタ検知の後に第２のＳＹＮキャラクタが存在する場 合、レシーバはレシーバ能動化ビットがターン”Ａフ″されるまで同期化モード に入る。もし第２の続くＳゾＮキＶラククが発見されないなら、レシーバはサー チモードに逆戻りする。 同期モードにおいて、一度トランスミッタが能動化されれば、キャラクタの連続 的な流れが伝送される。トランスミックレジスタがキャラクタの伝送を完了した ときにＴ　ＨＲ（１−ランスミック保持レジスタ）がロードされていないなら、 この“′アイドル″時間は非透過モードにあ８　Ｓ　Ｙ　Ｎレジスタ内のキャラ クタの伝送によって満たされるか、または（動作が透過モードにある間）ＤＬＡ とＳＹＮレジスタのそれぞれに含まれているキャラクタによって満たされる。 、レシーバ動作：　レシーバデータ入力は、モデムデータセットからの１Ｘレシ ーバクロツクによって、または４つの入力ビンの１つから選択されたローカル３ ２Ｘビツト速度クロック（非同期）によって、レシーバレジスタ内ヘクロツクさ れる。１Ｘレシーバクロツクを用いるとき、レシーバデータは同期モードにある クロックの正の遷移に際してサンプルされる。非同期モードにある３２Ｘクロツ クを用いるとき、受取サンプリングクロックは受取られたデータスタートビット の“１マークからスペース”遣移ヘフェーズされて、のちほど正遷移１６クロツ ク期間の各受取られたデータビットの中心を決定する（クロックカウントを介し て）。完成キャラクタがレシーバレジスタ内へシフトされたとき、それはＲＨＲ （レシーバ保持レジスタ）へ転送されて、用いられていない高い番号のビットか げ口で満たされる。このとき、″レシーバステータスビット″（フレーミングエ ラー／同期検知、パリティエラー／ＤＬＥ検知。 オーバランエラー、および受取られたデータ）はステータスレジスタ内でアップ デートされ、データ受取りされた″′割込”か活性化される。レシーバパリティ チェックが内部制御レジスタ内で“能動化″されるときに出くわせば、パリティ エラーがセットされる。新しいキャラクタがＲＨＲ（レシーバ保持レジスタ）へ 転送されるｉ％漏ができているとき、外部装置による読取動作を介してデータ受 取ステータニスビ・ントがクリアされないならば、オーバランエラーかセットさ れる。このエラーフラグは、キャラクタが失われＩこごとすなわち新しいデータ が失われて古いデータとそのステータスフラグが保持されていることを示す。 ＳＹＮまたｔ：＝１．　Ｄ　Ｌ　Ｅレジスタの内容に連合１［るレシーバレジス タ内のアセンブルされたキャラクタはＲ１−（Ｒ（レシーバ保持レジスタ）内ヘ ロートされず、ＩＪ　Ｓ　Ａ　ＲＴｌ１Ｊｌｌｌレジスタ２　（ＣＲ２３＝ＳＹ Ｎストリツプ）のヒツト３またはＩＪ　Ｓ　Ａ　ＲＴ　ＩＩＪ　ｉｌｌレジスタ １　（ＣＲ１４＝ＤＬＥストリツプ）のビット４がそれぞれセットされる場合に ＤＲ（データ受取りされた）割込は発生させられない。５ＹＮ−ＤＩＥ■−とＤ ＬＥ−ＤＴＥステータスビットは、次のＳＹＮまたはＤＬＥキャラクタでセット される。制御レジスタビットＣＲ２３とＣＲ１４の両方がセットされるときく透 過モーｉ〜）、ＤＬＥ−８ＹＮＩｌ１合わせはストリップされる。ＳＹＮ比較は ＤＬＥキャラクタの後に受取られたキャラクタによってのみ起こる。２つの連続 するＤＬＥキャラクタが受取られた場合、第１のＤＬＥキャラクタのみがストリ ップされる。このモードにおいてはパリティチェックはなされない。 トランスミ・ツタ動作：　情報は潜込動作によってＴ　ＨＲくトランスミンク保 持レジスタ）へ転送される。情報はたとえトランスミッタが能動化されていない ときでも、いつでもこのＴ　ＨＲヘロートされることができろ。データの伝送は 、リクエストツーセンドヒツト（Ｒｅｑｕｅｓｔ　−ｔｏ　−５ｅｎｃｌＢｉｒ ＞がＩＪ　ＳＡ　Ｒ−ｒ制御１．・シスタ内Ｊ−ロジック”　１　”にセットさ れてクリアツーセンｌ−’　（Ｃ１ｅａｒ　＝ｔｏ　−Ｓｅ、、ｎｄ　）入力が ロジック゛′低”′にあるときのみ開始される。情報は、通常、後者がキャラク タの伝達を完了したときにｌ”　ＨＲから１〜ランスミツタレジスタへ転送され る。しかし、強ｍｌ　ＤＥし信号条件が能動化される嘱合（ＣＲ１５＝強制、Ｄ ＬＥとＣＲ１６＝ＴＸ透過、とロジック“′１パへのセット）、ＤＬＥレジスタ 内の情報はＴＨＲに含まれる情報に先行して転送さ１′することが旬能である。 制御ｆＩ］ｌ：′ットＣ１１１５はＤＬ、　Ｅキせラクタをデータキャラクタの 伝送より確実に先立たせるためにＴ　ＨＲ内の新しいキャラクタのローディング に先立って゛セット″されなければなら＜≧い。トランスミッタレジスタ出力は １クロック期間ｌどけ出力を送らせるフリップフロツブヲ通る。モデムデータセ ットによって発生させられる１Ｘクロツクを用いるとさ、出力データは負クロッ ク遷移に際してステートを変化させて、その遅延は１ビット期間である。 トランスミッタか能動１ヒされるとき、ＴＨＲか空の各時間にトランスミッタパ 割込″が発生させられる。トランスミッタレジスタが新しいキャラクタのために 進備できているときにＴＨＲが空の場合、トランスミックは゛アイドル″状態へ 入る。こ、のアイドル訪問の間、ロンツク“高°′が非同期モー１〜にＡｓ２ノ る伝達されたデータ出力へ与えられるか、またはＳＹＮレジスタの内容が同期非 透湯モート（ＣＲＩ６−Ｏ）内へ与えられる。同期伝送透過モー１〜＜　ＩＴＩ シック１に等しいｕ　ｓ　Ａ＋で王制御レジスタ１のビット６によって能動化さ れる〉において、アイドル状態はＤ　ｔ−Ｅ　−Ｓ　Ｙ　Ｎキャラクタ情報によ ってその順序で満たされろ。透過モードに入るとき、Ｄ　Ｌ　Ｅ−３Ｙ　Ｎ充足 は最初の強制Ｄ）ＬＥまで置こらない。 トランスミッタ部分がリクエストツーセンド信号（ＲＴＳ）のリセットによって 不能化される場合、いずれかの部分的に伝送されたキャラクタはＬＪ　Ｓ　Ａ　 ＲＴのトランスミッタ部分が不能【ヒされる而に完成される。ＣＴＳ信号（クリ アツーセント）が高くなるや否や、伝送されたデータ出力は高くなる。 伝送パリティが能動化されるとき、選択されたＲ数または偶数パリティビットは トランスミッタレジスタの愚後のヒツトの１のキャラクタの＠後のビットへ挿入 される。これはキャラクタ情報の転送を最大で７ビツト士パリティまたはパリテ ィを伴わない８ビツトに制限する。パリティは同期透過モードにおいては能動化 さａ胃ない。 す５ＡＲＴの入出力動作：　すべてのｆ−り、？Ｉ４運、およびステータスのワ ードは、第２図に見られるようなデータアクセスラインＤΔＬ（ＤＡＬＯ−７！ ＩこＪ、つて転送される。付加的な入力ラインが、特定の装置のアドレッシング やすべての入出力動Ｖ「の調整のための制御を与える。池のラインは、入力動作 かＵ　Ｓ　Ａ　ＲＴにＪ、ってめられていることをコント・ローラに知らせるた めの割込能力を備えている。すべての入力７パ出力の述語（よハスｎｕｌｌ　御 トランシーバ５０３（第２図）に参照されて、″読取り″または人力がＵＳＡＲ Ｔからデータをとってそれをトランシーバ５０３へのＤへＬラインへ載せて、一 方、゛′書込み″または出力はトランシーバ５０３からのデータをＤＡＬライン に′ｖｉケてＵＳＡＲＴｌ＼入れる。以下で議論される次の入力／出力述語はバ ス制御トランシーバ５０３に参照される。 （１）　読取り：　読取動作はバスコントローラ５０３（第２図）によってステ ートマシン６００から８ビツトアドレスをＤＡＬｉ第５図）へ箪せることによっ て開始される。チップ選択＠号がロジック″低″状態になるとき、（５０８のよ うな）ＵＳＡＲＴはＤ△Ｌのヒツト７−３をそのハードワイヤされたＩＤコード （ビン１７，２２．２４．２５．２６上）と比較し、゛適合″条件で選択される 。 アドレスのビット２−０は次のように“読取られるべきＵ　Ｓ　ＡｉＲＴレジス タを選択するために用いられる。 ＯＯＯ制御レジスタ１ ０１０　制御レジスタ２ １００　ステータスレジスタ １１０　レシーバ保持レジスタ 読取能動化（ＲＥ）ラインがステートマシン６００ににってロジック“ｉ　”条 件にセットされるとき、ｊＪ　Ｓ　Ａ　ＲＴはアドレスレジスタの内容をゲート してＤ△［−ハスに証じる。読取動作が終了して、それらの装ａは選択されない 状態となり、チップ選択と読取能動化の両方がロジック高′。 条件へ戻る。レシーバ保持レジスタの読取りはＤＲスフ−−タスヒットをクリア する。ビットゼロは読取または書込動作ｔこおいてロジック“低″でなければな らない。 （ｉｉ＞　書込み：　＠込動作はチップ選択入力をロジック゛低″状態にするこ とによって開始される。アドレスのビット２−０は次のように書込まれるＵＳＡ ＲＴレジスクを選択するために用いられる。 ＯＯＯ制御レジスタ１ ０１０　制；卸レジスタ２ １００　ＳＹＮとＤＬＥレジスタ １１０　トランスミッタ保持レジスタ 書込能動化（ＷＥ）フィンがステートマシンによってロジック“低″条件にセッ トされるとき、ＩＪ　３へＲ”Ｉはデータをトランシーバ５０３からＤΔ１−バ スへゲートしてアドレスされたレジスタに入れる。フータがトランスミック保持 レジスタ＜ＴＨＲ＞へ書込まれる場合、「１−ＩＲＥ（ＴＨｌでが空）ステータ スビットが［１シツクゼロにクリアきれる。 ゛１００″アドレスは、ＳＹＮとＤＬＥの両方のレジスタにロードする。ＳＹＮ レジスタに書込んだ後、もし゛］００″アドレスを有するもう１つの書込パルス が続くなら、装置はＤＬＥレジスタに書込むように条件づけられる。他のアドレ スでのいずれかの割込む読取または書込動作は、この条件をリセットして、次の “１００″がＳＹＮレジスタをアドレスする。 （ｉｉｉ）　割込：　次の条件はり込を生じる。 １、　データ受取完了＜ＤＲ）：レシーバが能動化されている間、レシーバ保持 レジスタ＜　Ｒｌ−Ｉ　Ｒ）への新しいキャラクタの転送を指示する。 ２、トランスミッタ保持レジスタが空（ＴＨＲＥ）；トランスミッタが能動化さ れている間、Ｔ　Ｉ−Ｉ　Ｒレジスタが空であることを示す。最初の割込は、ト ランスミッタが能動化されたときに゛空″のＴ　ｌ−Ｉ　Ｒが存在づるが、また はトランスミッタレジスタへキャラクタが転送ご゛れてＴＨＲが空にされる場合 に起こる。 ３、　キャリアオン；これはＤ　−ｒ　Ｒが゛オン″のとさにキャリア検知入力 ｈ＜パ低″になったことを示ｔ、（ＤＴＲ＝データターミ犬ルレデルレ ディ　キャリアオフ；ＤＴＲがパオン″°のどきにキャリア検知入力か“高″に なったことを示す。 ５、ＤＳＲオン；　ＤＴＲがパオンパのときにデータセットレディ入力が“低″ になったことを示す。 ６、ＤＳＲオフ；　ｏ　−ｒ　Ｒが゛オン″゛のとぎにデータセットレディ入力 が“高″になったことを示す。 ７、　リングオン：　ＤＴＲがオフのときにリング指示入力が°゛低″なったこ とを示す。 割込条件が存在するときは、ＵＳＡＲＴがらのｌＮＴＲ出力はロジック“低″に なる。そして、ステートマシンはＵＳＡＲＴへのＣ８（チップ選択）と割込応答 入力（ＩＡＣＫ）を“低″ステートにしットすることによって割込リクエストに 応答し、さもなくば割込条件（ＩＮＴＲ＞は決してリセットされない。 自動呼出動作：　（８０１自乃暉出＠雷を町公−全二獣！Ｌ上二同−する） ８０１ＡＣＬＪは、ダイヤルされる呼出番号のディジットを受取るための４ビツ トのインターフェイスを有している。 このインターフェイスはＥＩＡ［準Ｒ８−３６６によって形成され、次の信号と 関係する。 呼出リクエスト　ＣＲＱ データライン占有　Ｄ　Ｌ　（、’） プレぜントネキストデイジツｉ−ＰＮＤディジ・・ｌト７ルゼント　ＤＰＲ データセットステータス　１つＳＳ アバンドン呼出と再試行　△ＣＲ ＮＢ８　デイツプ１− ＮＢ４　ディジット ＮＢ２　ディジット ＮＢＩ　ディジット 一連のダイヤル操作は次のように働くニラインアダプタは、Ｄ　Ｌ　Ｏが°゛オ フ″場合にＣＲＱをパオン″する。８０１によるダイヤル音の検知の後に、ティ ジットは同時に８０１へ転送される。８０１は、それらのディジットを回転する ダイへフルパルスまたはり・ソチトーン周波数適合信号の凛能を複製する信号に 変換する。これらの信号は電話回線へ伝送される。呼出完了時に、ＤＳＳは呼出 されたデータセットからのアンサ−トーンの受取りを知らせるために゛オン″に なる。ＤＳＳの受取りはラインをＡＣＵに関連するデータセットへ転送すること を許す。 ＤＳＳが“オン″になり損なった両会、アバンダンコールと再試行（ＡＣＲ）タ イマはタイミングがずれ始める。 パルスダイヤリングでは、典型的な１０デイジツト数はり１′ヤル７るのに１５ 秒かかるか、タッチトーン′ダイヤリングでは同じ数に関して約１秒で済む。ア シサージ−ケンスは、＠１資のディジットが８０１によって送らねた後に始まる 。 インターフェイス動作（Ｙ−全通信ラインアダプタ／ステートマシン）： Ｕ　１０１’−全通信ラインアダプタは、ＬＩ　Ｉ　Ｃ’）ステートマシンプロ セッサ６００によって制御されるアプリケーション従属装置ｒある。基本的タイ プのラインアダプタが利用可能（：これらは゛′キャラクタ配配向パララインア ダプタ゛ビット配向”ラインアダプタであり、それらの各々はデータ通信ライン への種々の電気的インターフェイスを有することかで−きる。 ８つまでのラインアダプタが、個々のペースに基づいて１つのスＴ−ｈマシンプ ロセッサによってサービスされることが可能である。各ラインアダプタは、アド レス可能であって、かつＰＵＴまたはＧＥＴ＠令でステートマシンプロ廿ツ丈に よってナーヒ′スさねるコンポーネントを含んでいる。ラインアダプタ上のそれ らのコンポーネントは、成る場合にコンポーネントのシリアル制御を含む１つま たは＝ｉの命令によってサービスされる。ステートマシンブロセッ＋、ｔＩｌｅ ｔラインアダプタ間の°゛通信°′は次の２つの巻玉的グループに分けることが できる。 （ｉ　）　非指名 （１１）　指名 パ非指名″動作は、これらの命令を寅ねするためにラインアダプタが指名される ことを必要としない。°゛指指名全タイプ動作は、これらの命令または一連の醸 令を実行７ｒるためにラインアダプタを指名または識別する必要がある。 ラインアダプタが“指名″される必要性に９日えて、次の動作くハ、ＣＵ　ＯＲ は除く）はラインアダプタにのロンボーネン１〜を請制御する目的のためにステ ートマシンブ［１ｔ？ツサ６００内の第１制御レジスタ３７を用いる。クリアＯ Ｐを例外として、伯のすべの動作は必要なシーケンシャル別皿を与えるための一 連のＰ　Ｕ　Ｔ　／　Ｑ　Ｅ　Ｔ　ＯＰ　ｓである。 これらの動作のためにラインアダプタへ出力された゛データ″は、第３図のステ ー１−マシンの第２出力制御レジスタ３８から生じる。 ステートマシン（第６図）の第１出力制御レジスタ３７のビットは、次のよ゛う に制御可能に関して組織化される。 ＯＵＯ３ｊ１３へＲＴチップ還択：このビットは、Ｕ　Ｓ　、、Ａ　ＲＴ　ｈ＜ チップ選択を必要としているときに“１″て゛な番］ノればならない。 １　１Ｃ８タイマチップ選択；このビット（ユ、プロクラムタイマ／ボー速度発 生器がチ ツブ選択を必セとしているときに１″ でなければならない。 ２　ＩへＣＫＩ　Δ１１込ら答イン；このビットは、指名されてチップ選択され たＵ、　Ｓ　Ａ　ＲＴからのυ】込に応答プるために“′Ｏ″でなければならな い。 ３　ｗＥ　に込能仙化：このビットは、ＩＪ　Ｓ　／１、Ｒ［またはタイマから の読取りを能動化 するために“Ｏ″でなければならない。 ’Ｉ　ＲＥ　ａ取能動化：コノビットは、ＵＳＡＲＴまたはライ７からの読取り を能動化 するために“Ｏ″でなければならない。 ５　へ０　アドレスヒツトＯまたは１；これら２（６Ａ、１）　つのビットはタ ーイマ中のレジスタを選択する。 ／Ｃ１−Ｒクリア；このヒツトは、ラインアタブタのクリアを与えるために“１ ″でな ければならない。 ＬＪ　Ｓ　Ａ、　Ｐ、　Ｔインターフエイシング：　ラインアダプタ上のＵＳ、 へＲ］−と通信するどき（こ３つの手、読きが用いられ、それらは次のようであ る： 薗）　割込応答手続き （１１）　読取手続き （ｉｉｉ　）　書込手続き。 タイマ／′ボー速度発生器インターフエイシンｔ゛：２つの基水的手続きがタイ マコンポーネント、および通信するときに用いられ、それらは（′１）書込手続 きと（１１）読取手続きである。 第１出力制御レジスタ３７の固有のビットから発生する５つの制御信号がタイマ のために用いられる。それらは次のようである： Ｔｅ３　；タイマチップ選択 ＡＯ，へ１；レジスタアドレシングラインＷＥ：書込能動化 ＲＥ：読取能動化。 ボー速度発生器：“′キャラクタ”配向ＵＩＯデータ通信ラインアダプタは、そ れを用いて通信しているところの非同期ラインのビット時間より３２倍速い入カ クＤツクを必要とするＵＳＡＲＴを用いる。この３２倍クロックを得るためにＩ ｎｔｅｌ　８２５．３プログラム可能タイマチツプを用いることが望ましく、そ の矩形波出力はＵ　Ｓ△ＲＴへ接続されている。このタイマは周波数が１．２２ ８８メカヘルツのクルスタル制如クロックによって駆動されている。タイマが始 動された後、必要な３２倍クロ・・ｒ／）を生じる除敢宜がロードされなければ ならない。 Ｌつハ゛ス１０ −一りす、６ 国際調査報告・

Claims (1)

1. 【特許請求の範囲】 １．　ライン指示プ［１ｔ？ツサが上位コンピュータとリモートデータ端末装置 との間のデータ転送操作を制御し、前記ライン指示プロセッサは複数のラインア ダプタ、データリンクインターフエイスユニツ１〜．およびマイ・クロフ゛ロセ ツサを含み、前記マイクロプロセッサは内部ＰＲＯＭと外部ＲＡＭストレージ手 段内にプログラムデータを含みかつ前記ラインアダプタへの制御データと情報デ ータを供給する１１０バスと出力制御レジスタを有するデータ通信システムにお いて、次のものを含むことを特徴とする前記ラインアダプタと通信するための続 出制御システム。 （ａ　）　各ラインアダプタが次のものを含み、前記マイクロプロセッサによっ て操作制御される複数のラインアダプタ。 （ａｌ）　リモート端末装置と前記マイクロプロセッサ゛の間でデータを伝送ま たは受取りするためのＵＳＡＲＴ制御コンポーネント手段。 （ａ２）　データ転送のボー速度をセットするためとプロトコルタイミング信号 のためのタイミング手段。 （ａ３）　前記マ、イクロプロセッサ、前記ＵＳＡＲＴ制御手段、およびマルチ プレクサ手段の間でデータのルートを割当てるためのバス制御手段。 （ａ４）　前記Ｉ１０バスへの出力に関する前記バス制御手段から制御信号とデ ータ信号受取るためのマルチプレクサ手段。 （１１）　前記複数のラインアダプタ内で選択されたラインアダプタを指名する ための手ｆ！ｊ。 （Ｃ）　いずれかの指名されたラインアダプタの選択されたコンポーネントから データを読出すための手段。 ２、　前記タイミング手段が次のものを含むことを特徴とする請求の範囲第１項 記載のシステム。 （ａ）　第１プログラムタイマコンポーネント。 （ｂ）　第２プログラムタイマコンポーネント。 前記ラインアダプタのＵＳ△ＲＴあるいは前記第１または第２のプログラムマタ イマコンポーネントの各々は次のものを含む。 （Ｃ）　サービスをめて割込リクエストの信阿を送るために前記Ｉ　／　Ｏバス の１つのユニークなライン上へ信号をセットするための手段。 ３、　次のものを含むことを特徴とする請求の範囲第２項記載のシステム。 （ａ　）　指名されたラインアダプタのどのコンポーネントがサービスをめてい るかを識別するための手段。 ４、　識別するだめの前記手段が次のものを含むことを特徴とする請求の範囲第 ３項記載のシステム。 ＜ａ　＞　前記１．１０バスのラインをスキャンすることによってサービスをめ ているラインアダプタ内のコンポーネントの同一性を読取るための前記マイクロ プロセッサがらのＧＥＴ　ＯＰ全命令 ５．　次のものを含むことを特徴とする請求の範囲第２項記載のシステム。 くっ）　指名されたラインアダプタによって用いられるラーイン操作のタイプを 識別するための手段。 ６、　ライン操作タイプを識別するための前記手段が次のものを含むことを特徴 とする請求の範囲第５項記載のシステム。 （ａ　）　各、特定のラインアダプタに用いられるライン操作のタイプをユニー クに識別するための前記マルチプレクサ手段へ接続されているジャンパ識別手段 。 ７、　さらに次のものを含むことを特徴とする請求の範囲第６項記載のシステム 。 （ａ’）　ライン操作ＩＤ信号を前記Ｉ　／　Ｏバスｌ＼伝達するために前記マ ルチプレクサ手段を能動化するためのＧＥＴ　ＯＰ全命令 ８、　次のものを含むことを特徴とする請求の絶間第１殿項記載のシステム。 （ａ　）　前記マルチプレクサの入力へ接続された自動呼出ユニット。 （ｂ）　前記Ｉ１０バス上への前記自動呼出ユニットのステータスを読取るため の手段。 ９、　前記ステータスを読取るための前記手段が次のものを含むことを特徴とす る請求の範囲第８項記載のシステム。 （ａ）　前記自動呼出ユニットから前記Ｉ　、、／　Ｏハス士へ入ってくる信号 のステートをゲートするための前記マイクロプロセッサからのＧＥＴ　ＯＰ全命 令１０、指名するための前記手段か次のちのを含むことを特徴とする請求の範囲 第１項記載のシステム。 （ａ　）　各ラインアダプタとユニークに関係付けられている複数の指名フリツ ブフロラ７′の特定の１つをセットするための手段。 １１、　セットするための前記手段か次のものを含むことを特徴とする請求の範 囲第１０項記載のシステム。 ＜ａ　＞　前記Ｉ１０ハス上ヘユニークなポインタビット（＝１）をセットする ための前記マイクロブロセツ（すからのＰＵＴＯＰ命令。