JPS59501043A - 多重回線アダプタ機構のための読出書込システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重回線アダブ′りｌ！３１ｍのための続出店込システム及旦ｌ土１ この開示は、各々がデータ端末への別々の通信回線を取扱う多重回線アダプタを 使用するデータ通信システムに関するものである。

関連特許用　の相生１ヱー この開示はまた、Ｒ１ｃＪｒｄ　Ａ　、　ｌ　ｏｓｋｏｒｎ、　ｐ　ｈｉ　ｌ　 ｉｐＤ、ＢｉｅｈｌおよびＲｏｂｅｒｔ　Ｄ、　Ｃａｔｉｌｌｅｒ　ニよって発 明され、アメリカ合衆国性防出順番号３５５，１３５Ｊ３よび３５５．１３４と して１９８２年３月５日に出願された、“′バイト本位回線アダプタシステム′ °および゛ビット本位回線アダプタシステム″と題された２つの出願にも関連し ている。

この開示の回線アダプタに使用されるマイクロプロセッサの背景および説明を形 成づるいくつかの特許が、参照文献として援用される。参照文献に含まれるこれ らの特許は、°゛汎用人カー出力マイクロプロセッサを使用するデータ転送のた めのデジタルシステム″と題されたアメリカ合衆国特許番号４，２９３，９０９ 、 ″特定された命令形式を伴うマイクロブ［１セツリシステム″と題されたアメリ カ合衆国特許番号４，２９１，３７２、 ″命令の反復を促進するマイクロプロセッリシステム″と題されたアメリカ合衆 国特許番号４．２９２，６６７、および ゛デジタルデータ処理システムのための入力−出力リブシステム″と題されたア メリカ合衆国特許番号４，１８９゜７６９である。

１里’）ｊＬＬ 複数の回線アダプタの各々の選択されたレジスタからデータを読出しあるいはデ ータを書込む読出および引込システム。回線アダプタの多重性は、マイクプロセ ッサによって制御されるＩ、１０サブシステムを形成する。各々の回線アダプタ はデータ伝送のために遠隔データ端末に接続され、そして特定の回線アダる夕と 、そのＵＳＡＰＩ−装置およびタイマ装置に搭載された内部レジスタのどれか１ つを選択する選択手段が設けられている。

マイクロプロセッサが選択された。回線アダプタと関連する゛指定″フリップフ ロップをオンにすること【こよってパ指定°゛される特定の回線アダプタの選択 後に、マイクロプロセッサは、レジスタアドレスをＰＵＴ演緯演台命令してその 出力制御レジスタ（３８，第３図）の１つに［１−ドする。他方のＰＵＴ演算命 令は、マイクロプロセッサによって開始され、ポインタ（ＬＩＳＡ、ＲＴ°チッ プ選択）を他方の出力制御レジスタ（３７，第３図）にロードづる。そしてＰＵ ＴおよびＧＥＴ演算子を使用することによつζ′、続出可能信号は、チップ選択 信号が除去され１＝後（こ、ｔＪｓＡＲＴの選択されたレジスタからマイクロプ ロセッサへの人力に対づる１、１０バスへデータを転送させる。

同様の態様で、選択された回線アダプタのタイマ装置における選択されたレジス タは、°゛続出″され得る。

その後、同様に制御情報データは、ＵＳＡＲＴ装置の選択されたレジスタまたは 選択された回線アダプタのタイマ装置に゛′書込み″されることができ、その遠 隔データ端末との回線アダプタの動作を制御する。

乱乱二１１１１１ 第１図はベースモジュールのバックプレーン（こ適合しｈｓつそれらの間のフロ ントブレーン結合を有づ゛るフライＩ４イン・カードを伴うデータ通信人力／出 力リーブシステムの概略図である。

第２図は多重回線アダプタカードの〕［）ツク図である。

第３図は回線アダプタの動作を制御する状態機械フ”ロセッ丈のブロック図で漏 る。

第４図は単一バイ１〜本位回線アダプタのブロック図である。

第５図はメモリあるいは任意の回線アダプタに対する他の構成要素を選択するの に使用される論理回路の図である。

第６図は回線アダプタあるいはその副栴成要素を識別する回路の概略図である。

第７図は自動呼出装置（、Ａ　ＣＵ　＞をダイヤルするタイミング図である。

第８ａ図は選択されたＡＣＵ出力レジスタをアドレスしかつロードづる回路を示 す図である。

第８ｂ図は動作の順序を示すタイミング図である。

願ニル」ソＬＬ叢の説明 この開示の回線アダプタ選択手段は、データ通信人力／出力サブシステムの一部 としての回線副プロセツサ（シばしばフレーム認識データリンクプロセッサと呼 ばれる）の一部分どして使用されるように設割される。

第１図は、状態機械プロセツザカード６００が様々なタイプの回線アクブタと同 等に動作するようなデータ通信人力／出力サブシステムを示している。単一回線 アダプタ回路７００は、カード４００および５００で示されるような４進回線ア ダプタと同様に１灸用される。これらの４進回線アタブタは４つのアドレス可能 な回線アダプタの装置を構成し、そして各々の回線アダプタは゛電気的インター フェイスを介して単一のデータ通信回線端末を取扱うことかできる。

第４図は゛単一″バイト本位回線アダプタシステムのブロック図を示している。

遠隔データセットあるいはテ゛−タ入カー出力ＯＦ＋末（Ｊ、タイマ５０７およ びＵ　Ｓ　Ａ　Ｒ’Ｔ−５０８を含む入力−出力回路手段（こ接続される。この 人力−出力回路は、入力／出力ハス１０に沿って状態機械プ［１セツリ６００あ るいはＲＡ　Ｍバフフッ５５０ｍに伝達づるためにデータをマルヂプレク４）５ ０４に経路指定することができるトランシーババス制御装置５０３に結合する。

状態機械プロセッサにおけるデータは、入力−出力回路手段に伝送するために状 態機械出力制御レジスタ３８（第３図）からバス１７２に沿ってトランシーババ ス制御装置５０３に向けられる。マルチプレクサ５０４　ｋ；Ｊ、回線アダプタ システム内において装置を識別する他の制御信号に付は加えて、第１図のデータ リンクインターフェイス（Ｄｌｌ）装置７００から制御信号を受信する。また、 電話回線上の遠隔端末をダイヤルするのに有用な信号を受信ザることができる自 動吐出装置出力レジスタ５０５が設りられる。

第２図は、バイト本位プロトコール動作に使用される゛４進″回線アダプタのブ ロック図である。遠隔の端末に結合するへカー出力回路手段は、５０７，５０８ 　（タイマ０およびＩＪ　Ｓ　Ａ　ＲＴ’　Ｏ）のような４つの基本的な装置か ら構成される。同様に、遠隔の端末に対する入カー出カサービスは、タイマ５０ ９および、５１０と指定されたＵＳＡ　Ｒ’Ｔ’　１によって与えられる。同様 に、装置５１３および５１４が他の遠隔の端末に対して行なうように、装置５１ １．５１２は他の遠隔の端末に対する動作装置をｉＡ成する。

第４図に基づいて論じたように、回線アダプタはトランシーババス制御装置５Ｃ ）３および１組のマルチプレクサ−５０４および５０６を使用する。５０４およ び５０６のにうなマルチプレクリは、２つの異なるへカー出カニニットから制御 信号を受信する本質的に’　２　ｆｆｉ　”動作のマルチプレクサの集合である 。マルヂブレク＋Ｊ　５　Ｃ１４は、マルチブレフサ５０６が第２図の回線アダ プタ２および３から入力信号を受信する一方で、回線アダプタＯおよび１から入 力信号を受信する。

第４図の自動呼出装置出力レジスタに応答して、第２図の４進回線アダプタは４ 個のそのようなＡ　ＣＵ出力レジスタを使用する。また、４進回線アタプク（′ ＃５２図）において、５５０＋１１１および５５０ｍ２で指定されたＲＡＭバッ ファメモリの特別の集合が提供される。

第３図は、単一の回線アダプタあるいは多重構造の回線アダプタを制御するのに 使用される状態芸域マイクロブ日セッサのブロック図である。状態機械プロセッ サ（しばしばＵＩＯ状態機械としＣ示される）は、スライドインカー１ｚとして それがバックブレーンに結合するベースモジュール（第１図）に挿入され１ｑる チップ°の回路基板上に搭款される。状態機械は、第１図に示されるようにフロ ントブレーンコネクタを介して応用論理回路に接続される。

Ｕ　Ｉ　Ｏ状態機械の要素および使用の詳細な説明は、参照文献に含まれるいく つかの先行技術の主題である。これらの特許は、 Ｒｏｂｅｒｔ　Ｄ、　ＣａｔｉｌｌｅｒおよびＢ　ｒｉａｎ　Ｋ　、　Ｆｏｒｂ ｅｓによって発明され、゛′汎汎用ツカ−出力マイク１ブ１コセツサを使用する データ転送のためのデジタルシステム″と題されたアメリカ合衆国特許番号４， ２９３，９０９．３　ｒｉａｎ　Ｋ　、ＦｏｒｂｅｓおよびＲｏｂｅｒｔ　Ｄ、 　Ｃａｔｉｌｌｅｒによって発明され、″特定された命令形式を伴うマイクロブ ロセツリーシステム″と題されたアメリッツ会衆Ｂ１特許番号４．２９１，３７ ２、 Ｒｏｂｅｒｔ　ＤｙＣａｔｉｌｌｅｒおよび［３ｒｉａｎ　Ｋ　、　Ｆ　ｏｒｂ ｅｓによって発明され、″命令の反復を促進するマイクロプロセッリーシステム ″′と題されたアメリカ合衆国特ｒｆ番号４゜２９２．６６７である。

入力／出カ記述子、データリンク記述子および結果記述子と呼ばれる固有の命令 を使用する入力／出力サブシステムに関連して動作する上位コンビコータの使用 は、゛′デジタルデータ処理システムに対する入力〜出力勺ブシステム″と題さ れ、［）　ａｒｗｅｎ　Ｊ　、　ＣｏｏｋおよびＤｏｎａｌｄ　Δ。

Ｍｉｌｌｅｒｓ、　■＊こよる１９８０年２月１９日のアメリカ合衆国特許番ｅ ４，１８９，７６９に示され、この特許はまた参照文献として含まれている。

第５図は、単一の回線アダプタカードのＲＡ　Ｍバッファメモリ、あるいは４進 回線アクブタカード上の４つの回線アダプタメモリの特定の１つの中の選択され たメモリを選択しあるいは゛指定づる″のに使用されるＤＬＩ／ＬＡカード７０ ０上の一定の論理状態の図である。第５図のＲＡＭ記憶手段５５０ｎ＋として示 されているのは、単一の回線アダプタに使用される特定のメモリである。しかし ながら、“多重″回線アダプタ状態において、各ノＺの回線アダプタは、ローカ ルＲＡ　Ｍメモリ５５０ｍ　ｌ　、５５Ｑｎ＋　２を有し、第２図に示されるよ うに、その回線アダプタと関連する特定のメモリを選択づるための類似の選択シ ステムを有している。

第５図において、状態機械プロセッサからのアドレス回線（ＭＡＤＤＲｎｎ）は 、コンパレータ１ｏｏｃおよびＲＡＭバッファ’５５０ｍに接続される。チップ 選択信号Ｃ８／は、コンパレータ１００Ｃおよび指定フリップフロップ（ＤＥＳ Ｆ＞からの論理信号の手段によってバッフアメ七り５５０　ｎ＋に対し起動され る。システムにおけるどの任意の選択されたバッファメモリをも特別に識別する ために、独特のジャンパビットは、入力／出力バス１０から指定フリップフロッ プに入力を与える。入力／出力バス１０の特定のビット回線は、選択されるべき である浜、第３図の状態機械プロセッサ６００によってセットされる。

パバイト杢ｆｆ”回線アダプタ 回線副プロセツサ（フレーム認識データリンクプロセッサおよび／あるいは回線 副プロセツサ−Ｄ　Ｌ　＋”とも呼ばれる）の機能セクションは、゛′バイト本 位回線アダプタ″と呼ばれる回線アダプタである。これはまたしばしばパキャラ クタ本位回線アダプタ″と呼ばれる。

データ通信回線アダプタは基本的に、データ通信回線゛′電気的インターフェイ ス″に対する１つの端部上でインターフェイスし、他の端部土ｒ−ｕｉｏ状態機 械６００（し１１０８Ｍ）として示されたプロセッサをインターフニーイスづる 装置である。回線アクブタの第１の機能は、パビツ１−″情報をパバイ１〜″情 報にまたは°′バイ・［・パ情報から“ビット″情報に直列化し、タイミングを 与え、リーヒスの要求を発生し、ＲＡＭメモリを提供し、自動吐出インターフニ ーイスを設け、そしてデータ通信回線と適合するレベル変換器への接続を与える ことである。ハイ１ル本位回線アダプタはまた、（１）４進回線アダプタおよび （白）単一回線アダプタとして示される２つの基本的な形状に偶成される。

単一回線アダプタは、回線副プロセツサの一部分であり、単一回線アダプタは、 データリンクインターフＪイス（ＤＬｌ）回路と同じ基板上に割当てられる。回 線アダプタは、回線副プロセツサによって制御される回線の量にもかかわらず要 求される。４進回線アダブクは、本質的に基板上の４つの回線アダプタを合む。

これらの基板は、Ｑ型内にはベース接続モジコーール（第１図）のバックブレー ンに接続される１０インチ×１３インブの基板である。

第１図に示されるように、回線アダプタカー１−７１００　。

５００の各々は、状態機械ブ〔１セッリ−６００おＪ、びＤＬＩ／Ｌ△７００（ データリンクインターノエイスー単一回線アダプタ）の双方（こ接続される。

第２図および第４図に示されるように、データ通信回線への接続は、回線アダプ タに接続する電気的インターフェイス（Ｅｌ）を介する。４進回線アタブタ上に Ｊ＞　ｆプる異なる組合わせで存在しそし−（ｇ着される様々な形式の電気的イ ンターフェイス基板が存在する。このように、データ通信回線の電気的特性に依 存するときに、回線アダプタがそのまま留まる一方で、必要とされる唯一の変化 は電気的インターフェイスの電気的特性である。

１から１６までの回線アダプタは、状態機械グＬ１セッυ６００によって様々に アドレスされ、このように、各々の回線アダプタは、そのア１〜レスを識別づる ために独自にジャンプさせられる。回線アダプタは、状態機械プロセッサと通信 づるように゛′指定″されなければならない、いくつかのアドレス可能な構成要 素（よ、書込／読出データあるいは゛状態″または“制御°′の形式において、 状態機械プロセッサが通信する回線アダプタ上に含まれる。

バイト本位回線アダプタのアドレス可能な構成要素は、（ｉ　）　ＵＳＡＲＴ＜ ５０８．　５１０．　５１２．　５１４゜第２図） （ｉｉ）　タイマ（５０７，５０９，５１１，５１３，第２図） （ｉｉｉ　）　自動呼出出ノルレジスタ（５０５ｏ　、５０５　＋　。

５０５２．５０５．　） （ｉｖ）　各々の八ＣＩＪに対覆る自動呼出状態（ＡＣＵｏ　、ＡＣＵ、、△Ｃ Ｕ２．△ＣＵ３）（Ｖ）　構成要素の要求（ＬＩ　Ｓ　Ａ　ＲＴおよびタイマ内 部における装置） （ｖｉ）　メモリ（ＲＡＭ＞（単−力−ドＬＡ　ＲＡＭあるいは４進カードｉ　 Ａ　ＲＡ　Ｍ　＞ＵＳＡＲＴ　（汎用同期式／非同期式　受信機／送信機）は、 状態機械プロセッサ６００からデータ゛′バイト″を受信し、伝送のためにそれ らを直列゛ビット′°に変換し、それはまた直列ビットデータを受信し、これを 並列データム、イトに変換づる。ＵＳＡＲＴ−デバーイスは、それが動作する態 様を特定づる２つの内部制御レジスタに書込むごとによって初期設定される。

この目的のための好ましい典型的なＵ　Ｓ　Ａ　Ｒ丁は、ＷｅＳｔｅｒｎ　Ｑ　 ｉｇｔａｌ　Ｃｏｒｐｏｒａ日ｏｎ、３１２８　Ｒｅｄｈｉｌｌ　Ａｖｅｎｕｅ 　、　Ｎｅｗｐｏｒｔ　３ｅａｃｈ、Ｃａ１Ｎｏｒｎｉａ　９２６６３によって 製造され、そしてＵＣ１６７１と呼ばれ、そして（）Ｃ１６７１非同期式／同期 式　受信機／送信機とし？’　１　’−）７８年８月句のテクニカルマニュアル に説明されている。

このしｌ５ＡＲＴ−ユニットの内部制御レジスタの様々なヒツト（よ、次のよう な事項を特定する。すなわち、同期式／非同期戦士−ド、キ↑・ラクタあたりの ビット数、パリティ、ボーレート、透過方式、そしてエコーモードである。バイ ト本位回線アダプタ上で使用されるタイマは、２つの基本的な機能として役立つ 。すなわち、（ｉ）プログラムタイマとして、そして（ｉｉ）非同期式動作に対 するボーレートジェネレータとしてである。３つの独立した内部タイマは、各々 のチップに含まれ、これらの２つは、“′伝送”および′“受信″動作に対する 回線動作に関して時間調整の目的のソフトウェアによって使用される。第３のタ イマは、非同期式動作のためにＵＳＡＲＴによって使用される方形波クロック信 号を発生するのに使用される。各々のタイマは独立して初期設定され、それが動 作すべき“モード″を示ず。

２つのプログラムタイマは、所定のターイミング値に到達したときに状態機械プ ロセッサ６００に対するフラグ信号を起動することができる。

第２図の自動呼出出力レジスタ〈△ｃ　ｕ　ＯＲ５０５＞は、状態機械プロセッ サによって゛ダイヤル数字″および制御情報でロードされるレジスタである。こ のレジスタの出力は、論理信号をＦＩＡ　Ｒ３−２３２ｔｆ圧に変換づるレベル 変換チップを駆動する。これらの信￥３（ま、ダイＡフル出力能ノコを提供づる 、Ｂｅ１１８０１のような自動呼出装置くへＣＵ）を駆！ＶＩする。

自動呼出状態（第２図０）ＡＣＩＪＳＴ’Ｏ，ＡＣＵＳＴｌ　。

ＡＣ，ＵＳ’ｒ３）は、自動呼出装置（ＡＣＵ）から状態機械プロセッサ６００ への入力回線の状態あるいは状況を提供する手段である。ＡＣＵからの回線は、 ＥＴＡ電圧をＴ「Ｌ論理レベルに変換するレベル変換器チップによって受信され る。これらの論理レベルは状態機械プロセッサによって読出され、川石の状況が 決定される。

回線アダプタからの構成要素要求は以下のとＪ５っである。

寸なわち、（ｉ　）ＵＳＡＲＴ、（ｉｉ）プログラムタイマ１、（ｉｉｉ　）プ ログラムタイマ２である。

これらの３つの構成要素は、その初期設定に関する独自の時間においてその伯か ら独立して゛′サービス要求′”を発生することができる。゛リービス要求″は 、回線アダプタがサービスを要求することを示すフラグ信号を状態機械プロセッ サへ送信する。状態機械が、どの回線アダプタがサービスを要求しているか決定 した後に、特定の回線アダプタ上のどの“構成要素″がサービスを要求している かを決定しなければならない。

回線アクブタ上のメモリは、各々の回線に対づる２０４８×１７ビツトのワード のＲＡＭから構成されている。それゆえに、各々の４進回線アダプタ力−ドは、 実際に８１９２Ｘ１７ビツトのワードのＲＡＭを含んでいる。単一の回線アダプ タカード（第４図）は、４０９６ワードのＲＡＭ５５０ｍを、すなわらデータ通 信回線の１／２であり、ＤＬ　Ｉ　７００に対する残りを含む。ＲＡＭはメツセ ージバッファの伝送／受信、回線動作に関するテーブルおよび命令に対するソフ トウェアによって使用される。

バーイト本立回線アダプター演算 Ｍ：状態機械プロセッサ６００が回線アダプタ（１Ａ）上のアドレス可能な構成 要素にｒＪ（づるコードを実行するときに、ＬＡは゛指定”されな（プればなら ない。各々の回線アダプタく第５図）はフリップフロップを含み、その入力は、 第５図のＩ１０バスの特定のビットにジ↑・ンプされる。

回線アダプタを゛指定″するために、状態機械プロセッサは、ストローブＮｏ、 １とのＰ　ＩＪ　Ｔ演算を実行し、１．１０バスの対応するピッ］〜は１に等し くなければならない。０に等しいＩ　、／　Ｏバスビットとの同一の演算を実行 づることは、第５図において’　Ｄ　Ｅ　Ｓ　Ｆ　”として典型的に示される指 定フリップフロップをリセットする。

フラグ演算：回線アダプタの種々の構成要素は、パサービス要求″を発生するこ とができる。これらのパサービス要求″は、すべての回線アダプタに対する共通 のフラグ回線を駆動するために、基本的には互いに論理和がとられる。

信号回線、すなわらフラグ２／は、ローアクティブのとぎには、いくつかの回線 アダプタがサービスを要求していることを状態機械プロセッサ６００に知らせる 。状態機械プロセッサは、００００１に等しい種々のフィールドＶ−ＦＬＤ（４ ：５）とＧＥＩＪ算を一実行することによって、どの回線アダプタがサービスを 要求しているかを決定することべできる。回線アダプタは、この演鋒の実行に対 しで゛指定″される必要はない。

回線アダプタにおける″レジスタアドレス”（ＲＥＧ△ＤＲｎ　）信号は、状態 機械プロセッサからの５つのＶ−ＦＬＤ信号である。

第６図に関連するフラグ演算は、回線アダプタがサービスを要求していることを ローアクティブが状態機械ブロセッナに知らせるときに、フラグ２／回線によっ て完成される。たとえば第６図において、もしも回線アダプタＯがサービスを要 求すれば、そのときはＮＯＲゲートＧ（１は始動され、フラグ２／回線上に信＠ （ロー）を提供する。

この信号を受信すると、状態機械プロセッサは、ＧＥＴフラグＩ’　Ｄ回線上で ＧＥＴ演算を開始する。これはゲートＧ　ｏの出力信号を、状態機械によって読 出されたときに、この場合回線アダプタＯに含まれる特定の回線アダプタを識別 する１、１０バス（回線アダプタの特定の１つに専用される）の特定の回線に送 信される。

同様に、１，２．３などの各々の回線アダプタは、ゲートＧ　＋　＋　Ｇ　２あ るいはＧ３を有し、フラグ２／回線を始動させ、そして状態機械にその回線アダ プタと関連するＩ１０バス上の回線に対する特定のパジャンパ″結合を″続出し ″させる。

データバス構造：ＲＡＭ’（第５図）すなわちメモリ５５０ｍ、、ｍ□を除いて 、回線アダプタ上のアドレス可能な構成要素に送信されたすべてのデータは、状 態機械プロセッサにおける゛第２の”出力制御レジスタ３８（第３図）から発生 づる。ＲＡＭを除いて、回線アダプタ上のアドレス可能な構成要素から状態機械 プ１」セッサによって゛′続出し″されたサペてのデータは、Ｉ１０バス１０を 介して状態機械プロセッサに送信される。

第４図（ＤＬＩ’、／ＬＡデータバス構造）に関連して、信号回線アダプタデ′ −タバス構造が示される。

第４図に示されるように、第２の出力制御レジスタ３８（第３図）回線１７２　 （ＯＣＲＥＧ　２Ｏｒ＋　）ｌｊ、自動呼出装置出力レジスタ５０５の入力に直 接結合し、そして両方向バス駆動装置を提供する１ヘランシーババス制御装置チ ツプ５０３にも直接結合する。

自動呼出装置出力レジスタ５０５は、６ビツｌ−”　Ｄ　”タイプのクリップフ ］コツプレジスタ（ＤＲ６ｎ　）である。クロック入力が能動化されたとぎに、 第２の出力レジスタ３８からのデータはＡ　ＣＵ　ＯＲ５０５にストローブされ る。

タイマ５０７および第４図のＵＳＡＲＴ５０８の双方（送信されたデータは、状 態機械プロセッサ（第３図）における第２の出力レジスタ３８から発生し、そし てトランシーババス制ｍ＋装置！！Ｊ、　５０３を介して送信さね、その１リア ドレスされた構成要素に送信される。タイマ構成要素に対づるデータ回線は、ハ イアクティフであり、Ｕ　Ｓ　Ａ　Ｒ１構成要素に対してはデータ回線はローア クティブである。双方の構成要素は同一のデータバスを共用するので、構成要素 の１つへのデータは反転されな番プればならない。タイマ５０７は、゛反転され た″データ、すなわち、１−０および〇−１を受信するのに使用され、一方でＵ ＳＡＲＴ５０８は、典型的なフォーマットを受信する。このように、状態機械プ ロセッサ（第３図）における第２の出力レジスタ３８からの゛１″ビットは、Ｕ ＳΔＲＴ（アクティブロー）に対プる“１″ビツトとして坦われ、タイマに対す る゛０″ビットとして現われる。トランシーババス制御］装置５０３は、３段階 装置であるが、その第３すなわら高インピーダンス状態においては使用されない 。イれは、状態機械プロセッサにお（プる第１の出力制御レジスタ３７のビット ４から発生するＲＥ倍信号状態に依存づるＤＯＩＪＴ（データアウト）ｌ＼のＤ ＩＮ（データイン）またはＲＣ）　ＬＩ　ＴへのＤ　Ｏ（−１Ｔいずれかを駆動 するのに使用される。レジスタ３７のビット４がオンのときに、信号ＲＥは正で あり、トランシーババス制御装置５０３を介するＤ　ＯＵ　’Ｔ一方向へのＤＩ Ｎを゛能動化″する。

回線アダプタからの情報の読出しくＲＡＭ読出しを除く）は、デコードされたＧ 　ＥＴ演算によって実行され、読出された情報は、Ｉ１０バス１０の少なくとも 重要な８ピツｌ〜上で有効である。８−１マルチプレクサ５０４は、読出された 情報の信号源である。

″単一″回線アダプタ（第４図）土において、マルチプレクサ（ＭＵＸ）５０４ に対する８個の入力の４つは、回線アダプタによって使用され、残りはア゛−タ 回線インターフェイス（ＤＬＩ）によって使用される。Ｖ−Ｆｌ−、Ｄ（３：２ 　＞　カ”　１１°′に等しく、そしＴＶ−ＦＬＤ　（４：　１　）が０（Ｄｌ ｒ　ＧＥＴ）に等しいかあるいは指定フリップフロップ（ＤＥＳＦ＞がオン（Ｌ Δ　Ｇ　Ｅ　Ｔ’　）のいずれかときに、ＧＥＴ演算期間中にマルチプレク勺（ ＭＵＸ）がチップ選択（ローレベル）される。

゛４進″回線アダプタカード（第２図）上において、１６のマルチプレクサが存 在し、それぞれは８−１の割合を有している。回線アダプタの各々の′″対″対 して８つのマルチプレクサが存在する。

第４図に示されるように、ＭＵＸ５０４への８個の入力回線は、４つの回線がＤ Ｌｒ（データリンクインターフェイス）に結合され、そして４つの回線か回線ア ダプタに結合されるように半分に分割される。第２図において同様に、４進回線 アダプタにおいて、８個のマルチプレクサの各々のグループの８つの入力回線は 半分に分割され、ば−回線アダプタと同様に、それによって４つのグループを作 る。

４つの入力回線のどのグループもオン状態である″゛指定フリップフロップ”（ ＤＥＳＦ（第５図））によって選択される。どのグループの４つの回線のどれか の選択は、ＧＥＴ演算のＶ−ＦＬＤの重要な少なくとも２つのビットによって実 行される。

回線アダプタ（第２図および第５図）にお【プるＲＡＭメモリに゛書込み″され るべきデータは、１６ビツトパルスパリディ形式におけるＩ１０バス１０を介し て送信される。

回線アダプタにおけるＲＡＭメモリから゛読出し″されたデータは、１６ビント ートパリテイを有するＭＥＭＯＵＴ上に配置される。

構成要素アドレス：第４図に示されるように、“読出し′″されるべき構成要素 の出力は、Ｉ１０バス１０を駆動する８−１マルチブレクザ５０４の入力に向り られる。回線アダプタ上に（ｊ状態機械プロセッサによって゛続出し″される５ つの構成要素が存在する。すなわち、構成要素要求ＩＤ　（ＣＲＩＤ） ＵＳＡＲＴ　（５０８） タイマ（５０７） 自動呼出装置状態（△ＣＩＪ’　３　Ｔ　＞アダフ゛タタイブＩＤ（ＡＤ、Ｐ王 、ｒＤ）回線アダプタ上のこれらの５つの構成要素は読出されるが、ＵＳＡＲ王 ５０８およびタイマ５０７はマルチプレクサに対する同一の入力回線（ＲＯＵ　 １’　）を共用する。（８−１マルチプレクサへの入力の）いずれかのグループ ゛への４つの入力の１つの選択は、Ｇ　［Ｔ演算のＶ−Ｆ　Ｌ　Ｄの少なくとも ２つの重要なビットによって実行される。Ｖ　−’ＦＬＤ（３：４）は、Ｉ　Ｉ ＸＸに等しく、４つの入ツノの１つの選択は、表Ｙ−１に示されるように決定さ れる。

０　０　構成要素要求ＩＤ ０　１　Ｕ　Ｓ　Ａ　Ｒ王／タイマ ｉ　０　ＡＣＵ状態 １　１　アダプタ・タイプ（ＩＤ識別）第４図において単一回線アダプタマルチ プレクサ５０４は、回線アダプタ上の３つの構成要素を書込み（ＲＡＭを含まな い）させる。それらは、自動呼出装置出力レジスタ５０５　（ＡＣＩＪＯＲ）、 ＬＩＳＡＲＴ’５０８およびタイマ５０７である。これらの３つの構成要素の７ １−レスは２つの相異なる形式において行なわれる。すなわち、ＰＵＴ演粋のＶ −ＦＬＤのデコードおよび状態機械プロセッサ〈第３図）における第１の出力制 御レジスタ３７からのビットのデコードである。

第８ａ図の８個のデコーダ８０ｐの１つが０１１１１に等Ｌ　＜　Ｐ　Ｕ　Ｔ　 演算Ｖ−ＦＬＤ　（４：　５）　ヲｙ’Ｄ−トＬ、、ストローブＮＯ２が状態機 械プロセッサから送信されたときに、△ＣＵＯＲ５０５はアドレスされる。この デコードは、単一回線アダプタカード上でのみ実行され、そしてフロントプレー ンコネクタを介して他の回線アダプタカードに送信される。このデコードされた 信号は、各々の回線アダプタ（（ｔ！！の入力がクロックであり指定フリップフ ロップである）における３つの入力ＮＯＲゲート（Ｎ３．第８ａ図）によって受 信される。このゲートの出力は、６ビツト△ＣＵ出力レジスタのクロック入力を 駆動する。

第２の出力制御レジスタ３８（第３図）からのデータはその後、第８ａ図のＡＣ ＵＯＲ５０５にスト［１−ブされる。

第８ａ図において、デコーダ８０ｐは、入力として、第３図のデコーダ制御装置 ２３からＯ−４のビットを受信し、そしてまた、状態機械プロセッサ６００から ス（−ローブ＃２信号を受信する。レジスタアドレスＲ△−０１１１１であると きに、ＮＯＲゲートＮ３は、ＡＣＵ出力レジスタ５０５に（第３図のレジスタ３ ８からの）データをクロックする。

第８ｂ図は、それによってＰＵ１ス１〜ローブ、レジスタアドレス、およびＡＣ ＵＯＲ−ＣＬＫ信号がＡＣＩＪ−出力レジスタ５０５をローディングさせるタイ ミングシーケンスを示す。

自動呼出装置（５０５ｕ　）にダイヤル数ｄ３よび制御信号を送信するそれらの 機能に対するＡＣｌＪ−出力レジスタの使用の特定化は、 （ａ）　状態機械６００は、ダイヤル数および制御信号を積算するためにその第 ２の出力制御レジスタ３８を使用する。

（ｂ）　状態機械６．００は、ＰＵＴスト［１−ブ２を使用して、ダイヤル数お よび制御ビットを第２の出力制御レジスタ３８（第３図）に【＝１−ドするＰＵ Ｔ演粋を開始する。

使用されるフィールドは、 演算　ｙニーＦＬＤ　Ｄ−ＦＬＤ　ＬニムＰＵＴ　０１１１０　Ｘ０ＯＩ　ＸＸ ｎｎｎｎは第２の出力制御レジスタ３８に入力されるデータ。

（Ｃ）　状態機械６００は、選択されたＡＣＵ出力レジスタをロードする他方の Ｐ　Ｕ　Ｔ演算を開始し、これらの７１つ（）Ｔ’０１１１１ＸＯＯＩ その結果、選択されたＡ　ＣＬｌ−出力レジスタは、回線１７□　（第８ａ図） 上のＯＣＲＥＧ２Ｏｎｈｗら受信されたダイヤル数データおよびＩＩＩ　ｔｉｌ データを保持する。

（ｄ　）　第８ａ図のグー１−Ｎ３がＣＬＫ、ＤＥＳＦ／およびＲＡ＝０１１１ １によって始動されるときに、ＡＣＵ出力レジスタは、第８ａ図の５０５のよう に自動呼出装置上にそのデータを通過させるようにり［１ツクされる。

第２図のＡＣＵ出力レジスタ（５０５ｏ　、５０５．．５０５ｚ　、５０５６　 ）の各々は、ダイヤルデータおよび制御データをそれ自身の自動呼出装置に伝え るように選択され得る。

第２の出力制御レジスタ３８（第３図）は、第２図および第８ａ図における類字 ａ＝　ＯＣＲＥ　Ｇ　２　Ｏｎに与えられる。

出力制御レジスタ３８の８ビツトのうちの６ヒツトを使用して、ビット位置０− ５は以下のように使用される。

４　ＤＰＲ−現在の数 ５　ＣＲＱ　−呼出要求 ＯＣレジスタ３８がビット位置４；５に配置された０″を有しでいるときに、（ づなわら、ピット位置＃４においてスタートし、５つの位置４，３，２．１．Ｏ が“Ｏ′°にセットされる）、これは自動呼出装置に対する゛オン″状態を表わ す。

もしも１″がピット位置＃５に配置されたどきには、これは呼出要求に対する゛ オン″状態を表わす。

ＣＲＱは、８０１ＣのようなＡＣＵ（自動呼出装置）に対する回線アダプタから の信号であり、回線アダプタは呼出しを配置しようとする（たとえば数字をダイ １フルする）。

ＤＰＲ（現在の数）は、第７図に示すＡＣＵからのＰＮＤ（現在の次の数字）信 号に応答覆る回線アダプタからＡＣＵへの信号である。これは、ＮＢ１−ＮＢ８ におけるデータがタイヤル数のうちの１つであるということを意味する。

Ｒ８−２３２電気的インターフエイス（ｌｌ）は、結合されるべき多くの相異な る形式および類型のデータセット（変復調回路）を許容する。これらの変復調回 路のいくつかは電気的インターフェイスを介して制御され１ｑる予定外のあるい は特別の機能を有している。たとえば、ウエスタンエレク１ヘリツク２０１−Δ データセットは、′新しい同期方式″信号を含み、２０２　Ｃ／Ｄデーデーッｉ 〜は、″監視伝送データ″ＩＲ号−８△を含み、８１１−８データセツトは、“ ＥＯＤ検出″信＠ＥＤ　（伝送検出の終了）を有する。

回線アダプタおよび電気的インターフェイス（Ｆ【）間にまハブるインターフェ イス十のいくつかの有効な回線を利用づるために、これらの回線は、これらの゛ 特別機能″信号を制御するために２重に使用されてきた。このように、論理回路 はＥｌカード上に配置され、存在する回線（ＣＲＱおよびＮＢ１＞は制Ｈａ能を 提供するために使用された。

ジャンパは、゛特別制御″機能を結合ケーブルにおける適当なビンに接続するの に使用された。

ＣＲＱが゛オフ″のとぎに、これは、ダイヤルざ七ずにそしてＮＢｎ回線が使用 に対して有効である状況を表わし、状態機械プロセッサにおけるファームウェア が前述のように論理回路を制御する。

特別制ｍ機能仁号ＮＳ、ＳＡ、Ｅｌ’）は、一定のデータのセットとして以下に 示される。

Ｂｅ１ｌ　１−ｅｌｅｐｈｏｎｅ　Ｃｏ　、のマニ、］アルは、ＮＳ、ＳＡおよ びＥＤ倍信号計細な使用方法について役に立つ。

いくつかのデータのセットに対し、へｃＵ−出力レジスタ５０５は、“特別制御 ″機能として使用される。ピット位置＃５がオフ（＝”Ｏ”）になるようにｏｃ レジスタ３８（第３図）を維持し、かつピット位置＃Ｏを制御することによって 、データのセットを轡く制御は、オンあるいはオフに切換えられる。

この゛′特特別制御様機能、電気的インターフェイスカード上の以下のリストさ れた信号の１つにジャンプされ、以下の機能を提供する。

＋ｇ＝　＋ｉ虹　データセット ＮＳ　新しい同期　２０１ Ｓ△　逆チャネル送信　２０２ ＥＤ　速やがな切断　８１１−８ このよ゛うに、演紳面において特別制ｙＢ機能は以下のように要約され得る。

（ａ）Ｃ’）Ｃ−レジスタ３８のピット位置＃０は、”　ｏ　”（−オフ）また は’ｉ”＜−オン）を読出ずために、ストローブ＃２信号を介して口〜１−され 得る。これは、以下の命令フィールドによって実行される。

演算　Ｖ　−Ｌ　Ｆ　１．、　Ｄ　ｐ　−Ｆ　Ｌ　［）　７’　−タＰＵＴ　０ １１１０　Ｘ０Ｏ１ＸＸ０ｎｎは０″または“１″ （ｂ）　△Ｃｊｌ−出力レジスタ（５０５，第８ａ図）は、以下の命令フィール ドによって（第２の出力制御レジスタ３８に存在覆るデータで）ロードされる。

ＬＬ　Ｖ−ＦＬＤ　Ｄ−ＦＬＤ ＰＵ王　０１１１１　Ｘ０Ｏ１ （Ｃ）　この状態において、もしもｏｃ−レジスタ３８のピット位置＃０が”　 １　”を保持づるならば、そのときは′°特特別機能副制御信号パオン′°状態 になる。もしもピット位置＃０が′Ｏ″を保持するならば、そのときはパ特別機 能″′制御信号は“オフ″状態となる。

チップ選択：指定された回線アダプタ上にＵＳ　Ａ　ＲＴあるいはタイマをアド レスすることは、構成要素をバチツブ選択″ツることと同じである。これは、回 線アダプタにお（プる指定フリップフロップ（第５図）と同様に、状態機械プロ セッサにおける第１の出力制御レジスタ３７のＯおよび１ビツトによって達成さ れる。

各々の回線アダプタは、ＵＯ３（ＵＳＡＲＴデツプ選択）またはＴｅ３　（タイ マチップ選択）をそのＵＳＡＲｒ−あるいはタイマに提供するために、その指定 フリップフ［コツプをぐット○および１で’ＡＮＤ’“する。

第１の出力制御レジスタ３７におけるビットＯおよび１の使用は以下のとおりで ある。

ビット　Ｏ＝　１　ＬＩ　Ｓ　Ａ　ＲＴ　ＣＳ　＝　Ｕ　Ｓ　Ａ　Ｒ−ｒ−チッ プ選択−Ｕ　ＣＳ ビット　１＝Ｉ　ＴＭＲＣ８−タイマチップＴＣ８選択レジスタ３７の残りのヒ ツトは、主にしＩ　Ｓ　Ａ　ＲＴおよびタイマのための制御信号として使用され る。

ランダムアクセスメモリ（５５０，第５図）：各々のデータ通信回線はその使用 のために有効な２，０４８ワードのＲＡＭを有している。１つのワードは、１６ のデータビットート１つのパリティビットに等しい。第５図において、ＲＡ　Ｍ チップ５５０　ｍは、１８０ナノ秒のリードアクしスタイムを伴う４．．０９６ Ｘ１ビツトのスタディツクＲ，ＡＭであり、４．０９６ワードを作成する１７チ ツプで構成されている。ＤＬｌ、／Ｌ−へカード上において、２，０４８ワード が°゛単一パ回線アダプタに対するものであり、２．０４８ワードがデータリン クインターフェイスに対するものである。゛″４進″回線アダプタカード（第２ 図）は、２゜０４８ワードが各々の回線に対して有効な３４メモリチツプすなわ ち８．１９２ワードを提供する。

データ通信回線アダプタメモリ（回線のどれかに対する）は、０１１１０に等し いＭＡＤＤＲ（１５：　５）であるメモリアドレス回線によって゛指定″される 。これは、データリンクインターフェイス、／回線アダプタＲＡ　Ｍ　５５０　 ｍを示づ第５図において示されている。Ｄ　Ｌ　Ｉ　、／　ｆ−へカード上の５ ビツトコンパレータ１　Ｃ’ｌ　Ｏ、は（”ＷＬ、い″状態に対して）、（ｉ） ＤＬＩメモリ選択：すなわち提供する′より大きいパ状ｆＭ　（ＭＡＤＤＲｎｎ Ｏ１１，１０＞　ニ対し、（ｉｉ）５５０ｍ　ｌまたは５５０ｍ２のような回線 アダプタＲＡＭ選択に対しで比較される。信号“’　Ｌ　Ａ　ＲＡ　Ｍ　Ｓ　Ｅ 　ｔ−”（回線アダプタ［く△Ｍ選択）は、“指定された″回線アダプタＲＡ　 Ｍメモリを選択するために正面のケーブルを介してすべての回線アダプタカード に送信される。もしもメモ’）　７　トＬ／　スロ＃ＭＡＤＤＲ（１５：　５＞ が０１１１Ｘ（ＤＬｌすなわちＬＡ選択）に等しいときは、スローメモリフリッ プフロップ（ＳＬＭＦ）１００ｓｆは１に等しいようにセットされる。フリップ フ［ｌツブ１００Ｓｆの出力（第５図）は、その出力が状態機械プロセッサに対 するＷＡＩＴ、、／正面信号回路に接続されたオープンコレクタＮＡＮＤゲート を駆動する。この信号（ＷＡＩＴ、／）は、ローのときに、信号が゛′ハイ°゛ になるまで、状態機械プロセッサを′待ち”′状態に強制する。リードアクセス タイムが１８０ナノ秒のＲＡＭチップの使用は、状態機械プロセラ倶に１クロツ ク時間だけ待機することを要求し、それによってＤＬ、Ｉメまり（５５０ｍ、第 ５図）または回線アダプタメモリのどれかが選択されたときに、ＳＬＭＦ（スロ −メモリフリップフロップ）が１クロツクにわたって″′オンパとなり、その後 トグルオ′ノされる。

ＤＬＩ／ＲＡカード上のＲＡＭメモリ５５０　ｍの選択は、０１１１０またはそ れ以外に等しいＭＡＤＤＲ（１５：　５）ヲ介Ｌｊ　Ｔ　行’、；　ｆ）　し、 もＬもＭＡＤＤＲ（１５：　５）がｏ１１１イに等しく、そして指定フリップフ ロップがオンならば、そのときに特定の回線アダプタＲＡＭが選択される。

この論理はＲＡＭチップ上にお（）るチップ選択入力を制御する。ＤＬＩあるい は回線アダプタメモリに対するＲＡＭの選択は、ＲＡＭチップ上におりる’Ａ− １１”アドレスピンを制御Ｉｌ″ｔｊることによって取扱われる。第５図は、そ れ自身のＤＥＳＦからのそれ自身のすべての入力を各々有するシステムにおける 各々のＲＡＭに対する典型的なセットアツプを示づ。もしもＭ△Ｉ）ＤＲ（１５ ：５）が０１１１１に等しく、かつ回線アダプタ指定フリップフロップ（１〕Ｅ ＳＦ）がオンならば、特定のＲＡＭがチップ選択され、そしてへ−１１アドレス 入力が真となる。

゛′４進″回線アダプタカード（第２図）は、カード上のデータ通信（Ｄ、Ｃ， ）回線０および１が、ＲＡＭチップの同一のグループを共用し、データ通信回線 ２および３がＲＡＭチップの他のグループを共用づる、２つのグループのメモリ チップ（５５０ｍ　＋　、　５５０１１１２　＞を含む。信号ＬΔＲＡＭ５ＥＬ （回線アダプタＲＡＭ選択、第５図）はすべての回線アダプタに伝えられ、そし てその後適当な指定状態との論理積がとられ、所望のＲＡＭグループをチップ選 択させる。４進”回線アダプタ上における第１あるいは第２のデータ通信回線に 対するＲ　Ａ　Ｍの“′除算″は、ＲＡＭチップ（ｎ−１である信号ＤＥＳｎ　 ＞上の゛′△−１１″アドレスビン（第５図）を制御することによって取扱われ 、そして第３および第４の回線に対しては、ＲＡＭチップの第２のグループ上の ’Ａ−１１”ビンは、ｎ＝３であるＤＥＳｎ　（第５図）によって制御される。

゛°２重″重線回線アダプタ１グループのメモリチップ（１７）を含むのみであ り、そして４進回線アダプタ上の回線Ｏおよび回線１と同様に動作する。ＲＡＭ に書込まれるべぎデータは、状態機械プロセッサによってＩ１０バス１０上に位 置しな１プればならず、゛読出データ″はＭＥＭ０（）Ｔバス１２　（ｎｎ／− ｆｉｏｏ−＋　１６に等しい）上における状態機械プロセッサに送信される。

１Ｌ；回線アダプタを消去するのに使用される２つの消去方法がある。すなわち 、これらは“パワーアツブパ消去および゛指定″消去である。

パワーアップ消去は、回線アダプタを収納するキャビネットに対するパワーアッ プシーケンス期間中に発生する信号である。信号はベースｔジュールキャヒネン トの背面から伝えられ、そしてアクティブローである。

指定消去は、状態機械プロセッサによって制御される機能であり、そして指定さ れた回線アダプタのみが消去され得る。消去信号は、状態機械プロセッサ（第３ 図）の第１の出力制御レジスタ３７のピッ１−７から発生する。゛′パワーアッ プ°′消去は、回線アダプタ上の３つの構成要素を消去づるように動作づる。こ れらは、指定フリ・ンブフロツブと、自動呼出出力レジスタと、ＵＳＡＲＴとで ある。

゛指定″消去信号は、回線アダプタ上の２つの構成要素を消去する。これらは、 自動呼出装置出力レジスタ（ＡＣＵ○Ｒ）およびＵＳＡＲＴである。

ＵＳ、ＡＲＴ構成および動作：　ＵＳＡＲＴは、４０−ビン２重回線パッケージ に収納されたＭＯＳ、／Ｌ、ＳＩ装賀で６）す、すべて入力および出力上で互換 性があるＴＴＬである。

ＵＳＡＲＴは゛直列″データ通信チャネルを並列デジタルシステムにインターフ ェイスする機能を実行し、そして同期式あるいは非同期式システムに完全に２重 通信することができる。

Ｕ　Ｓ　Ａ　ＲＴの１つの好ましい実施例は、Ｗｅｓｔｅｒｎ　［）　１ｇ１ｔ ａｌ　Ｃｏｒｐｏｒａｔｉｏｎ、　３１３８　Ｒｅｄｈｉｌｌ　Ａｖｅｎｕｅ　 、　Ｎｅｗｐｏｒｔ　３　ｅａｃｈ、　Ｃａｌｉｆｏｒｎｉａ　９２６６３によ って製造され、モデルＵ　Ｃ１６７１非同期式／同期式　受信機２／送信機とし て指定され、以下に簡単に説明される種々のレジスタ、制御装置および構成要素 を示すブロック図を含む１９７８年８月のテクニカルｊ゛−夕の刊行物において 説明されている。

（１）　受信機レジスタ（ＲＲ）：これは、内部制御レジスタによって決定され たクロック速度において受信されたデータを入力する８ビツトシフトレジスタで ある。入力してくるデータは長さにおいて選択されたキャラクタに構成され、そ の後未イの用の高順位ビット位置を満たす論理Ｏとともに受信機保持レジスタに 転送される。このときに１ＮＴＲ（割込）出力は、受信機保持レジスタが有効な データを含んでいることを状態機械（６００，第３図）に伝えるように起動され る。

（１１）　受信機保持レジスタ（ＲＨＲ）：これは、読出動作を通じて要求され たときに、ＤＡＬ＜データアクセス回線）バス回線（第２図）に対する構成され た受信機キャラクタを提供づる８ビット並列バッファレジスタである。

（ｉｉｉ　＞　コンパレータ；８ビツトコンパレータが同期式モードにおいて使 用され、受信纒レジスタと、ＳＹＮレジスタまたはＤＬＥレジスタの構成された 内容を止ｔｆｊツる。

データが受信機保持レジスタにロードされるのを防くことによってレジスタ間の ゛マツチング″は受信されたキャラクタ（プログラムされたとき）のストリップ をセットアツプする。内部状態レジスタにおけるビットは、ストリップの完了後 にセットされる。コンパレーク出力はまた、ＳＹＮレジスタとの２つの連続ゴる マツチングに関する受信機のキャラクタ同期を可能にする。

（ｉｖ）　ＳＹＮレジスタ；これは、書込動作によってＤＡＬ（データアクセス 回線）回線（第２図）から１１−ドされる８ピツ（−レジスタであり、受信機キ ャラクタ同期を確立するのに使用される同期コードを保持する。それは、伝送期 間中に送信機保持レジスタにおいて有効な新しいデータが存在しないときに充填 キャラクタとして動作する。レジスタはＤ△し回線上には読出すことはてきない 。それ（よりべでの未使用高順位ビットにおける論理Ｏによってロードされなけ ればならない。

（ｖ）　ＤＬＥレジスタ：これは、書込動作によってＤ△Ｌ回線からロードされ る８ビツトレジスタであり、動作の透過方式において使用される’ＤＬＥ（区切 り記丹）″キャラクタを保持し、遊び伝送期間は単一のＳＹＮキャラクタよりも Ｄ　ｔ−Ｅ　、／　Ｓ　Ｙ　Ｎのキｔ・ラクタの組合わせで満たされる。ざらに ＵＳＡＲＴは、゛送信機透過方式″期間中にどのデータキｔ？ラクタ伝送にも先 行づる単一のＤ　Ｌ　Ｅキャラクタを強制するようにプログラムされる。

（■１）　送信機保持レジスタ（Ｔｌ−ＩＲ）：これは、占込動作によっ−（Ｄ ΔＬ回線から転送された並列の伝送データを保持する８ビット並列バッファレジ スタである。このデータは、送信機セクションが能動化されそして送信機レジス タが新しいデータを送信することが可能なとぎに送信機レジスタ（ＴＲ’ｌに転 送される。この転送中に、信号割込（Ｉ　Ｎ　Ｔ　Ｒ）は、送信機保持レジスタ が空白であることを回線副プ［ルッｇ（こ伝達するようにアクティブにされる。

（ｖｉｉ）ｊ″Ａ信機レジしダこれは、ＴＨＲ（送信機保持レジスタ）　、ＳＹ Ｎレジスタ、またはＤＬＥレジスタからロードされた８ビツトシフｌ〜レジスタ で゛ある。このレジスタの目的は、データを直列化し、それを伝送されたデータ 出力回線に与えることである。

（ｖｉｉｉ）　制御レジスタ：　Ｕ　Ｓ　Ａ　ＲＴには、モード選択、クロック 選択、インターフェイス信号制御、そしてデータフォーマツ１〜のようなデバイ スプログラム信号を保持する２つの８ビツト制御レジスタ（ｃＲｌ、ＣＲ２）が 存在づる。制御レジスタの各々は、書込動作によってデータアクセス回線（ＤＡ Ｌ）からロードされ、または読出動作によってＤＡＬ回線に読出される。指定に よって、′″ＣＲ１６”は制御レジスタ１の６ビツトを表ねづ。そして’　ＣＲ ２３”は制御レジスタ２のビット３を表わす。

（ｉ×）　状態レジスタ：これは、通信誤差、インターフェイスデータレジスタ 状態、マツチングキャラクタ状態、そして通信装置状態に基づく情報を保持する ８ビツトレジスタである。このレジスタは読出動作によってＤＡＬ回線上に続出 可能である。

（×）　データアクセス回線（ＤＡＬ）：ＤＡＬは、すべてのアドレス、データ 、制御、そして状態転送が発生する８ビツト双方向性パスポートである。データ および制御ワードを転送する以外に、ＤΔＬ回線はまた、デバイスのアドレス、 続出および出込要求、そして割込情報に関する非同期式モード：非同期式キャラ クタのフ；ノーミンクは、キャラクタの開始におけるスタートどツ［〜・くロジ ックロー）によって、そしてキャラクタの゛終了″にお（プる１あるいはそれ以 上のステップビット″′ロジックハイ″によって提供される。キャラクタの受信 は、進行ストップビットのずぐ後に、受信機クロックの正の変換によって第１の スタートビットの認識に基づいて開始される。スタートおよびストップビットは 、直り１ｊビツト入力を並列キャラクタに構成信後にストップビットを受信する ことによって完了される。

もしもこのビットがロジック“ハイ″ならば、キャラクタは正しい″フレーミン グを有するものと決定され、そしてＵＳＡＲＴは次のキャラクタを受信するよう に準備される。もしもストップビットがロジック゛″ロー″ならば、フレーミン グコーラ−状態フラグはセットされ、そして受信機は、このビットが次のキャラ クタのスタートビットであるものと推測する。もしも、推測されたスタートビッ トの理論的中心においてサンプルされたときに入力がまだロジックロー″′であ るならば、キャラクタＷ４或はこの点から持続づる。受信機の入力が゛スペース ″（すなわち、マークゼロキャラクタはｔゼツテ土され、そしてエラーフラグお よび割込を受信したデータは、回線の切れ目が決定され（９るように発生でる。

ストップビット・位置におけるＯとともにすへてのゼロのキャラクタが構成され た後に、第１の受信されｌこロジックハイ″は、ストップピッ１−として決定さ れ、そしてこれは受信機回路を次のキャラクタに対する構成゛可能″状態にリセ ットする。

非同期式モードにおいて、’ＩＩＲ（送信機保持レジスタ）に含まれる情報が１ −Ｒ（送信機レジスタ）に転送されたときにキャラクタ伝送は行なわれる。伝送 はスター１〜ビツトの挿入によって開始され、パリティを伴うキャラクタ（少な くとも重要なピッ］〜が第１に）の直ＴＪＩＪ出力が後に続き、もしも可能なら ば最も重要なビットがその後に続き、そして１−．１．Ｅ５−、まＩｃは２−ビ ット長のストップ状態の挿入か存在する。もしもＴ’ＨＲ（送信機保持レジスタ ）か満たされれば、次のキャラクタ伝送は、ＴＲ（送信橢レジスタ）における現 在のキャラクタのス■−ツブピッ１〜の伝送後（開始される。さもな（ブれば、 ゛マーク１′（ロジックハイ）状態は、ＴＨＲ（送信機保持レジスタ）がロード されるまで連続的に伝送される。

同期式モート：メツセージの同期は、キャラクタのブ［１ツクの最初に送信され た特別の同期、ヤヤラクタコード（ＳＹＮ）によって実行される。受信機は、能 動化されたときに、ＳＹＮレジスタに含まれるビットのパターンをマツチングす る２つの連続キャラクタを調査する。受信機が調査している期間中に、データは ＴＨＲ（送信機保持レジスタ）には転送されず、そして状態ヒツトは更新されず 、受信機割込は始動されない。第１のＳ　Ｙ　Ｎ　４−　ｐラクタの検出後に、 受信機は後続のビットを、その長さがＩＪＳＡＲＴ内部制υ１ルジスタの内容に よって決定されるキャラクタに構成づる。

もしもｖｓｌのＳＹＮキャラクタの検出後に、第２のＳＹＮキャラクタが存在− ４れば、受信機能動化ピッ１−が゛オフ″になるまで受信機は同期モードに入る 。もしも第２の連続するＳＹＮキャラクタが発見されなければ、そのときは受信 機は探索モードに戻る。

同期モードにおいて、キャラクタの連続ストリームが一旦送信されると、送信機 は使用可能になる。もしもＴ　ＨＲ（送信機保持レジスタ）が、送信機レジスタ がキャラクタの伝送を完了したときにロートされていなければ、この“遊び″時 間（二１非透過方式におけるＳＹＮレジスタに含まれるキャラクタの伝送によっ て満たされ、あるいはＤＩＥおよびＳＹＮレジスタに各々（一方では動作の透過 方式において）含まれるキャラクタによって満たされる。

受信動作：受信機データ入力は、変復調装置データセットからの１×受信機クロ ックによっ−Ｃ，または４つのタイマチップのうらの１つから選択された局所的 な３２×ピッ１〜伝送速度クロック（非同期式）によって受信機レジスタにクロ ックされる。１×受信機クロ・ンクを使用するとぎに、受信機データは同期式モ ードにお（プるクロックの正の変換においてサンプルされる。非同期式モードに おける３２×クロツクを使用するどきに、受信サンプリングクロックは、受信さ れたデータスタートビットのパマークースペース″変換に変位され、（クロック 数を通じて）１６りＬ１１ツク間後の正の変換において各ＩＺの受信したデータ の中心を決定Ｊ゛る。完全な主１１ラクタが受信機レジスタにシフトされたとき に、それはＲＨＲ（受１ｍ保持レジスタ）に転送され、未使用のより高い数のビ ットかＯで渦だきれる。このときに、゛′受信機状態ピッｊ−”（フレーミング エラー／同期検出、パリティエラー／　Ｄ　Ｌ　Ｅ検出、オーバランエラー。

そして受信されたデータ）は、状態レジスタにおいて更新され、そして゛割込” を受信したデータは始動される。内部制御レジスタにおいて受信機パリティチェ ックがパ使用可能″である一方で、パリティエラーはもしも発見されればセット される。オーバランエラーは、新しいキャラクタがＲＨＲ（受信保持レジスタ） に転送される準備ができたときに外部デバイスによって読出動作を介してもしも データ受信状態ビットが消去されな【プればセットされる。このエラーフラグは 、キャラクタが消失されたこと、すなわち新しいデータが消失され、そして古い データおよびその状態フラグか保管されていることを示す。

受信機レジスタにアセンブルされＳＹＮまたは１ＯＬＥレジスタの内容をマツチ ングするキャラクタは、Ｒ１−ＩＲ（受機信保持レジスタ）に（ユロードされず 、そしてもしもＵＳ△ＲＴ制御レジスタ２　（ＣＲ２３＝ＳＹＮストリツプ）の ビット３またはＵ　Ｓ　Ａ　Ｒ１”制御レジスタ１（ＣＲ１４＝ｌ：）ＬＥスト リップ）のじット４か各々セットされるならば、ＤＲ（データ受信ン割込は発生 しない。５ＹＮ−ＤＥＩ−およびＤＬＩ＝ＤＥＴ状態ビットは、次の非同期式あ るいはＤＬＥキャラクタによってセットされる。制御レジスタビットＣＲ２３お よびＣＲ１４の双方がセット（透過方式）されたときに、Ｄ　Ｌ　Ｅ　−’Ｓ　 Ｙ　Ｎの組合わせはストリップされる。ＳＹＮ比較は、ＤＬＥキャラクタの後に 受イ３されたキャラクタとのみ行なわれる。もしも２つの連続したＤＬＥキャラ クタが受信されれば、第１のＤＬＥキャラクタのみがストリップされる。このモ ードではパリティチェックは行なわれない。

送信機動作：情報（ユ、復込動作よってＴＨＲ（送信機保持しノジスタ）に転送 される。情報はいつでも、たとえ送信機が使用可能でないときでさえ、このＴＨ Ｒにロードされ得る。データの伝送は、送信要求ビットがＵＳＡＲＴ制御レジス タにおりるロジック“１′″にセットされそして送信消去入力がロジック″’　 Ｄ　−”であるときにのみ開始される。

情報は通常、送信機レジスタがキャラクタの伝送を完了したときに１１４Ｒから 送信機レジスタに転送される。しかしながら、ＤＬＥレジスタにおける情報は、 もしも強制ＤＬＬ信号状態が使用可能（ＣＲ１５−強制、ＤＬＥおよびＣＲ１６ ＝ＴＸ　透過方式およびロジック″′１″にセット）ならば、Ｔ’　）−Ｉ　Ｒ に含まれる情報に先行して転送される。制御ヒツトＣＲ１５は、データキャラク タの伝送に先行するＤＬＥキャラクタの強制を保証するためにＴ　ＨＲにＪ３（ プる新しいキャラクタのローディングに先行して゛″セツト″れな（プればなら ない。送信機レジスタ出力は、１クロック期間出力を遅延させるフリップフロッ プを介して通過させられる。変復調装置データセットによって発生する１Ｘクロ ツクを使用するときに、出力データは負のクロック変換において状態を変化させ 、遅延は１ビット期間である。

送信機が使用可能であるとぎに、送信機゛割込″は、］−ＨＲが空白になるたび に発生する。送信機レジスタが新しいキャラクタを受信可能なときにもしもＴＨ Ｒが空白ならば、送信機はパ遊び″状態に入る。この遊び時間中に、ロジック゛ ハイパは非同期式モードにおける伝送されたデータ出力に与えられ、あるいはＳ ＹＮレジスタの内容（Ｊ同期式・非透過方式（ＣＲ１６＝０）に与えられる。同 期伝送透過方式（ＵＳＡＲＴ制御レジスタし一ロジック１によって使用可能にさ れる）において、遊び状態はその順番でＤＬ　Ｅ　−Ｓ　Ｙ　Ｎキャラクタ伝送 によって満たされる。透過方式に入るときに、Ｄ　Ｌ　Ｅ−８Ｙ　Ｎの充填は第 １の強制されたＯ　Ｌ　Ｅまで発生しない。

もしも送信機セクションが送伯餓求信号（ＲＴ−Ｓ　）のリセットによって使用 不能にされたならば、どの部分的に伝送されたキャラクタもｔＪｓＡＲ・王の送 信セクションが不能化される前に完了される。ＣＴＳ信号（送信消去）がハイに なるどすぐに、伝送されたデータ出力はハイになる。

伝送パリティが使用可能なときに、選択された奇数または偶数パリティヒツトは 、送信様レジスタの最後のビットの代わりにキャラクタの最後のビットに挿入さ れる。これはキャ°ラクタ情報の転送を最大７ビツト＋パリテイまたはパリティ を伴わない８ビツトに制限する。パリティは同期式透過方式においては使用可能 とはなり得ない。

ＵＳＡＲＴの入力／出力動作：すべてのデータ、制御および状態ワードは、第２ 図のＤΔＬに示されるようにデータアクセス回ｌｌＡ＜ＤＡＬＯ−７）にわたっ て転送される。

追加の入力回線は、特定のユニットをアドレスし、そしてづべての入力および出 力動作を調整するための制御を提供する。他の回線は、入力動作が１．、ｌ　Ｓ 　Ａ　ＲＴによって要求されていることを制御装置に示づ割込能力を提供する。

サベて入カフ／出力関係の用語は、第２図のバス制御装置トランシーバ５０３に よって援用され、゛続出し″すなわち入力ｔ、ｃｔ　ｔＪ　Ｓ　Ａ　ＲＴからデ ータをとり、そしてそれをトランシーバ５０３へのＤＡ１回線上に位置させ、一 方でｌ　ｆｌｔ込み″または出力は、トランシーバ５０３がらＤＡＬ回線上およ びしｌ５ＡＲＴ内にデータを配置する。以下に説明する入力／出力関係の用語１ よバス制御装置トランシーバ５０３としで援用される。

薗〉　読出し：読出動作は、第２図のバズ制御装置５０３によってＤＡＬ上の状 態機械６００力日らの８ピツ［〜ア１〜ルスの配置によって開始される。チップ 選択信号がロジック゛ロー″状Ｍ　（Ｃ３／、Ｍ５図）　に／’、ｒるとき、Ｕ ＳＡＲＴ　（５０８）はＤ’ＡＩ−の７−３ビットをその配線されたｒＤコード （ｔＪｓＡＲｌ−ビン１７，２２，２４．２５．２６上）と比較し、そし−ｃ” マツチング″状態上に選択される。ｔＪ　Ｓ　Ａ　ＲＴはそのＲＰ　Ｃ，Ｙ回線 を゛′ロー″にセットし、その読出しを認識し、データを転送する。アドレスの ビット２−０は以下のように゛読出づ′″Ｕ　Ｓ　Ａ　Ｒ’ｒレジスタを選択す るのに使用される。

０００　１１ｉ１Ｊ御レジスタ１ ０′１０　制御レジスタ２ １００　状態レジスタ １１０　受信機保持レジスタ ＵＳＡＲＴの読出可・能（ＲＥ）入力回線が、状態機械６００によってロジック ゛ロー′″状態にセットされたとぎに、ＵＳＡＲＴは、アドレスされたレジスタ の内容をＤΔＬバス上にゲート出力する。読出動作は終了し、そして装置は選択 されない状態となり、チップ選択および読出可能は双方ともロジック“ハイ状態 に戻る。受信機保持レジスタの読出しはＤＲ（データ受信）状態ビットを消去す る。ピットＯは続出あるいは書込動作においてロジックパ口−″でなければなら ない。

（＋：）書込み：書込動作は、チップ選択入力を［１シツク°゛ロー″状態にす ることによって開始される。アドレスのビット２−０は、以下のように書込まれ るＬＩ　Ｓ　Ａ　ＲＴレジスタＣを選択づるために使用される。

０００　制御レジスタ１ ０１０　制御レジスタ２ １００　ＳＹＮおよびＤＬＥレジスタ １１０　送信機保持レジスタ 書込可能（ＷＥ　）回線が状態機械によってロジック゛′ロー゛′状態にセット されたときに、ＬＩＳＡＲＴは、トランシーバ５０３からのデータをｌ）　Ａ　 Ｌバス」二およびアドレスされたレジスタ内にゲート出力する。もしもデータが 送信機保持レジスタ（王ＨＲ）に書込まれたならば、ＴＨＲＥ（ＴＨＲ空白）状 態ビットは〔１シツクＯに消去される。

“’ｉｏｏ’アドレスは、ＳＹＮおよびＤＬＥレジスタの双方をロートする。Ｓ ＹＮレジスタに書込んだ後に、もしも’　１００　”アドレスを有する他方の書 込パルスが続くならば、装置はＤＬＥレジスタに書込むように条件づけられる。

他方のアドレスを伴い、介在する読出または書込動作は、次の″１００　”がＳ ＹＮレジスタをアドレスするようなこの状態をリセットする。

（ｉｉｉ　＞　割込：以下の条件は割込を発生させる。

１、　受信されたデータ（ＤＲ＞・・・受信機が使用可能な期間中にお（プる受 信機保持レジスタ（Ｒｌ−Ｉ　Ｒ＞への新しいキャラクタの転送を示す。

２、　送信機保持レジスタの空白（Ｔ−ＨＲＥ　）・・・送信機が使用可能な期 間中に］川」Ｒレジスタが空白であることをポリ。もしも゛空白”王トＩＲが存 在し、あるいはキャラクタが送信機レジスタに転送された後に、このように王１ 」Ｒ空白を作り出すならば、送信機が使用可能になったときに第１の割込が発生 する。

３、　キャリアオン・・・これは、ＤＴＲが゛オンパのときにキャリア検出入力 が゛ロー″になることを示す（ＤＴＲ−データ端末動作可能）。

４、　キャリアオフ・・・１つ「Ｒが゛オン″のとぎにキャリア検出入力が゛ハ イ″になることを示す。

５、ＤＳＲオン・・・Ｄ　Ｔ　Ｒが゛オン″のとぎにデータセット動作可能入力 が’　ａ　−”になることを示す。

６、ＤＳＲオフ・・・Ｄ　１−　Ｒが“オン″のとぎにデータセット動作可能入 力が“ハイ″になることを示す。

７、　リングオン・・・ＤＴＲがオフのとぎにリング表示入力が“０−″になる ことを示す。

割込状態が存在するたびに、ＶＳＡＲＴからのｌＮＴＲ出力はロジックパロー″ を発生ずる。状態機械はその後Ｃ８（チップ選択）およびＵＳＡＲＴに対する割 込認識入力（ＩＡＣＫ＞を゛′ロー″状態にセットすることによって割込要求を 認識し、さもな（〕れば割込状態（Ｉ　Ｎ　１−　Ｒ）　Ｌ；Ｌ決してリセット されない。

受信する４ビツトインターフエイスを有している。このインターフェイスは、Ｅ ＩＡ標準Ｒ３−３６６によ−）て決定され、そして以下の信号を含んでいる。

瓦。Ｙ−５ 呼出要求　ＣＲＱ データ回線独占　ＤＬＯ 現在および次の数　ＰＮＤ 川在用数　ＤＰＲ データセット状況　ＤＳＳ 呼出打切りおよび再試行　△ＣＲ ＮＢ８　数字 第７図に示されるダイヤルの順序は、以下のように動作づ−る。

回線アダプタは、もしもＤ　Ｌ　Ｏが″オン″ならば、ＣＲＱを゛オン″′にす る。８０１によって行なわれるダイヤル音の検出後に、数字は８０１に対して一 度に転送されたものである。８０１は、数字を回転ダイヤルパルスの機能または 信号を一致さ才るタッヂトーン周波数を？！２１Ｊ、′１ｊる信号に変換７るっ これらの信号は電話回線に伝送される。呼出完了において、ＤＳＳは゛′Ａンオ ンなり、呼出されたデータセットからのアンサ−音を受信することを意味づる。

ＤＳＳの受信は、回線をＡＣＵに関連するデータセットに転送させる。もしもＤ ＳＳがパオン″になれば、呼出打切りおよび再試行（ＡＣＲ）タイマは時間を測 り始める。

パルスダイヤルとともに、典型的な１０進数がダイヤルするのに１５秒かかり、 タッヂトーンダイヤリングに対しては同じ数字はほぼ１秒を必要とする。応答の 順番はしばしば、最後の数字が８０１によって伝送された後に開始される。

インターフ１イス動作（データ通信回（アダプタ２０（９１藍上−： ＵＩＯデータ通信回線アダプタは、ＵＩＯ状態機械ブロセツザ６００によって制 御される装置に依存した応用である。回線アダプタの２つの基本的な形式が使用 可能である。

ずなわら゛キャラクタ本位″回線アダプタおよび゛ピッ１ル本位°パ回線アダプ タが存在し、その各々はデータ通信回線に対する様々な電気的インターフェイス を有している。

１ないし８の回線アダプタが別々のベース上の１つの４＆態機械ブロセッザによ ってサービスされる。各々の回線アダプタは、アドレス可能でありそしてＰＵＴ またはＧＥＴ命令を伴う状態機械プロセッサによってサービスされる構成要素を 含む。回線アダプタ上の構成要素は同様の場合、連続した構成要素の制御を提供 する１ある０は連続した命令でｉナービスされる。状態機械プロセッサおよび回 線アダプタの間の゛通信″は、２つの基本的なグループに分離される。′ （ｉ　）　指定されていない （１１）　指定された ゛′指定されていない″動作は、回線アダプタがこれらの命令を実行するように 指定されることを要求しない。°′指定されたパタイプの動作は、回線アダプタ がこれらの命令または命令の連続を実行するように指定されまたは゛識別″され ることを要求する。

回線アダプタに″゛指定れる′″ことを要求すること（こ加えて、以下の動作（ △ＣＵＯＲを除く）は、回線アダプタ上の構成要素を制御するために状８１械ブ ロセ・ンサ６００における第１の制御レジスタ３７を使用する。消去動作を除い て、すべての他の動作は必要なシーケンス制御を１是供するＰＵＴ、／ＧＥＴ演 算の連続である。

これらの０３作に対して回線アダプタに出力された゛データ″は、第３図の状態 機械の第２の出力制御レジスタ３８から発生する。

状態機械（第３図）の第１の出力制御レジスタ３７のビットは以下のような制御 機能として構成される。

表Ｙ−６ （第１の制御レジスタ３７に対する出力制御ｏ　ｕｃｓ　・・・ＵＳＡＲＴチッ プ選択このビット【よ、ＵＳＡＲＴがチップ 選択を要求するときは、”　１　”でなりればならない。

Ｉ　Ｔｅ３　・・・タイマチップ選択 このビットは、ブロクラムタイマ／ ボーレートジェネレータがチップ選 択を要求するとぎは、”　１　”でなければならない。

２　１ＡＣＫＩ・・・割込肯定応答入力このビットは、指定されチップ選択 されたＵ　Ｓ　Ａ　ＲＴからの割込を肯定′応答するために、”　ｏ　”でなけ ればならないっ ３　ＷＥ　・・・書込可能 このビットは、ＵＳＡＲＴまたはタ タイマへの書込みを可能にするため に、”　ｏ　”でな（プればならない。

４　ＲＥ　・・・読出可能 このビットは、ＵＳＡＲＴまたはり ５．６　ＡＯ，Ａ１・・・アドレスビットＯまたは１これらの２つのビットは、 タイマ内 部のレジスタを選択する ７　ＣＬＲ・・・消去 このヒツトは、回線アダプタを消去 するために１″でなければならな い。

−ＵＳＡＲＴ−５対する読出おまひ書込システムの一上）小の（１）読出しおよ び（ｉｉ）書込みの項に関して、ＵＳＡＲＴ続出手順は、“”ＵＳＡＲＴ構成お よび演算″に基づいて前述したＵＳＡＲＴデータレジスタ、状態レジスタまたは 材部レジスタを読出ずとぎに使用される。

このように、（１）読出手順において、以下の演粋の連続が発生する。

（ｉａ＞　８＆ｉ算　Ｖ−ＦＬＤ　Ｄ−ＦＬＤ　データ〈１旦」二と二上」− ＰＵＴ　０１１１０　Ｘ００１　ｋｋ ここ−（゛、状態機械ブ［１ツザ６００　＜第３図）の第２の出力制御レジスタ ３８は、ストローブ＃２信号によってストローブされ、それをＵＳＡＲＴのレジ スタアドレスでロードする。また表Ｙ−７から続出されるべきＵＳＡＲＴレジス タのアドレス−ｋｋは以下に示される。

＜ｉｂ）　ＰＵＴ　０１１０１　Ｘ０ＯＩ　ＩＤここで、第１の制御レジスタ３ ７（第３図）は、ストローブ＃２によってストローブされ、ＵＳＡＲＴチップ選 択（選択されたＵＳＡＲＩを示す）を信号出力する。

（ｉｃ）　ＰＵＴ　０１１０１　Ｘ０ＯＩ　ＯＤここで、ストローブ＃２の発生 時に、第１の出力制御レジスタ３７はＲＥ（続出可能）信号を発生する。

（ｉｄ＞　ＧＥＴ　１１１０１　−−−−　ＦＦｎｎ（ＦＦは、Ｉ１０バス１０ の゛′上部″８ビットを表わす）この演算は、選択されたレジスタから（データ アクセス回線、ＤＡＬ、バス制御装置５０３およびＭＵＸ５０４を介して）第２ 図のＩ１０バス１０上に読出されたデータを獲得し、そしてｎｎは、Ｉ１０バス １０の少なくとも重要な８ビツト上のデータ（読出し）である。

＜ｉｅ＞　ＰＵＴ　０１１０１　Ｘ０ＯＩ　Ｉにの演算は、ちょうど読出された ＵＳＡＲＴのヂ・ンプ選択を除去（切断）するために、スト［１−ブ＃２期間中 に、第１のレジスタ３７から制御信号を獲１グする。

゛読出し″されるべき様々なＬＪ　Ｓ　Ａ　ＲＴレジスタのアドレス（ｋｋ）は 以下の表Ｙ−７に示されている。

０６　（＝１１０）　受信保持レジスタ０４　（＝１００）　状態レジスタ ０２（＝０１０）　ｔＪｓＡＲＴ制御レジスタ＃し００　（−０００）　ｔＪｓ ＡＲＴＩＩＪ伸レジスタ＃１さてし選択されたＬＪＳＡＲＴの指定されたレジス タに“′書込み”することが要求されたときに、以下の（ｉｉ）書込手順が使用 されるつ （ｉｉ−ａ＞　データ ＰＵＴ　０１１１０　Ｘ０Ｏ１ｋ＝に’−ここで、ストローブ＃２が第２の出力 制御レジスタ３８（第３図）をストローブするときに、Ｕ　Ｓ　Ａ　ＲＴ−レジ スタアドレスに’−ｋ　−はｔＪｓＡＲＴアドレスでロードされる。

ここで、ｋ　”ｋ−は、表Ｙ−８に書込まれるべきＵＳＡＲＴレジスタのアドレ スである。

（ｉｉ−ｂ　）　ＰＵＴ　０１１０１　Ｘ０ＯＩ　ＩＤここで、スト［）−ブ＃ ２は、第１の出力制御レジスタ３７く第３図）をスロトーブして所望のりＳΔＲ １−をチップ選択する。

（ｉｉ−Ｃ）　ＰＵＴ　０１１１０　Ｘ０Ｏ１１ここで、ストローブ＃２は、デ ータ（書込データ）力（選択されたＵＳＡＲＴのアドレスされたレジスタに対し て後で予定される第２の出力制御レジスタ３８（第３図）にデータをスト［１− ブする。

＜１ｉ−ｄ　）　ＰＵＴ　０１１０１　Ｘ０Ｏ１１５ここで、ス［−ローブ＃２ が生じたときに、第１の出力！制御レジスタ３７（第３図）は、第２のＯＣレジ スタ３８ｈ１１うのデータが選択されたＵＳＡＲＴの７ドレスさｆしたレジスタ ｔこ書込まれるように書込可能（ＷＥ＞信号を選択されたｔｌｓＡＲＴに提供す る。

（ｉｉ−ｅ）　データ ＰＵＴ　０１１０１　Ｘ０Ｏ１Ｉに こで、ストローブ＃２の発生時に、チップ選択および書込可能がオフになった後 に、第１のＯＣレジスタ３７はアドレスされたレジスタに書込まれるべぎデータ に対して１クロック分余分に書込デルタサイクルを続行する。″゛占以下の表Ｙ −８に示される。

０６　伝送保持レジスタ ０４　ＳＹＮ／ＤＬＥレジスタ ０２　制御しノジスタ＃２ ｏＯ制御レジスタ＃１ Ｕ　３　Ａ　ＲＴインター７エイスー回線アダプタ上のＵＳＡＲＴとの通信時に ３つの手順が使用される。ずなわちこれらは、 （ｉ）　続出手順 り：１）　書込手順 （ｉｉｉ　）　割込肯定応答手順 タイマ／ボーレート・ジェネレータ・インターフェイスタイマ構成要素との通信 時に２つの基本的な手順が使用される。これら１，１ずなわち、い）書込手順お よび（ｉｉ）続出手順である。

第１の出力制御レジスタ３７の独自のビットから発生する５つの制御信号は、タ イマのために使用される。すなわちこれらは、 Ｔｅ３−タインチップ選択 ＡＯ，Ａ１−レジスタアドレス回線 ＷＥ−書込可能 ＲＥ−続出可能 ボーレート・ジＪネレータ：゛′キャラクタ″本位ＵＩＯデータ通信回線アダプ タは、それが通信する非同期式回線のビット時間の３２倍速い入力クロックを要 求するＬＪＳＡＲＴを使用する。この×３２り［１ツクを得るために、その方形 波出力がＵ　Ｓ　Ａ　Ｒ１−に接続された、インデル８２５３プログラマブルタ イマチツプを使用することが好ましい。

このタイマは、その周波数が１．２２８８ＭＨｚの水晶制御クロックによって駆 動される。タイマを初期設定した後に、必要なＸ３２クロツクを発生させる除値 数がロードされなければならない。

読出し一書込み二連ＪＲ−艶ｑだタイマーレジスタイマレジスタ（第２図の５０ ７．５０９，５１１．５１４に搭載されている）のどれかに゛′書込む″ために 、タイマ書込手順（ｔＷ）は以下のように使用され、ここで、ｋ＝ｌはプログラ ムタイマ＃１アドレスに＝３はプログラムタイマ＃２アドレスに＝５はボーレー １〜・ジェネレータ・データフィールドアドレス に＝７はモードワードアドレス データ （ｔＷ−１）　逆り暁−■−１：二一　Ｄ−Ｆｌ−Ｄ（１６進コード〉 ＰＵＴ　０１１０１　Ｘ００１　ｋＥ ここで、ＰＵＴ演粋は、＋ｒｋ＋＋の値に対して所望のタイマレジスタ（△ｏＡ １）をチップ選択づる第１の出力制御レジスタ３７（第３図）におりる選択およ びモードデータを出力する。

（ｔＷ−２）　ＰＵ−Ｉ−０１１０１Ｘ０Ｏ１ｋ　（３ここで・、Ｐ　ｔ−１１ −演綽（ストローブ＃２の６発生）は、゛書込可能″回線をオンにし、データを 選択されたタイマの選択されたレジスタに転送させる。

データ （ｊＷ　３　）　Ｉ−Ｖ　−Ｆ　Ｌ　Ｄ　Ｄ　−Ｆ　Ｌ−Ｄ　（１６３ｍ−二し １上Ｄ− ＰＵＴ　０１１０　Ｘ０Ｏ１ｎｎ ここで、ＰＵＴ演算（ストローブ＃２の発生に基づく）は、第２の出力制御レジ スタ３８（第３図）に存在するデータを選択されたタイマの選択されたレジスタ に転送する。

ここで、ストローブ＃２は、第２の出力制御レジスタ３８（第３図〉を使用可能 にし、（ｔｗ−３＞のデータを書込み（転送）し、２クロツクの期間中にパ書込 み″させる。

（ｔｗ〜５）　ＰＩＪＴ−０１１０１Ｘ００１　ｋＥここで、ス（−ローブ性２ 土において、ｐｕ’ｒ演算は第１の出力制御レジスタ３７を選択し、そしてＷＥ をオフにする。

（ＩＷ−６＞　ＰＵＴ　０１１０１　Ｘ０Ｏ１Ｉにこで、ストローブ＃２上にお いてＰＵＴ演算は、第１のレジスタ３７（第３図）から制御データを獲１＠シ、 タイマチップ選択をオフにし、そして選択されたタイマレジスタのアドレスをオ フにする。

プログラムタイマ＃１または＃２のいずれかからデータをパ読出し″することが 要求されたとぎに、タイマ読出しくｔｒ）に対プる゛′読出手順″が以下のよう に用いらね、ここで、 ｋ−１プログラムタイマ＃１のデータフィールドアドレス値を表わす。

ｋ＝３　プログラムタイマ＃２のデータフィールドアドレス値を表わす。

（ｋ＝１＞−０プ［１グラムタイマ＃１のデータフィーに＝２　プログラムタイ マン＃２のデータフィールドアドレス値およびＲＦ（読出可能−オン）を表わす 。

（ｔｒ−１）　逆り脛−Ｖ−ＦＬＤ　Ｄ−ＦＬＤ（１６進コード） ＰＵＴ　０１１０１　Ｘ０ＯＩ　ｋＥ ここで、ス１〜ロープ＃２上においてＰＵＴ＠粋は第１のレジスタ３７を、タイ マレジスタ（ＡＩｌ＋Ａ＋−ビット５゜６）をアドレス選択しかつタイマ（表Ｙ −６のビット１）をチップ選択するビットでロードする。

（ｔｒ−２）　ＰＬＪＴ　０１１０１　ＸＯＯ１（ｋ−１）ここで、タイマレジ スタからのデ′−夕が続出され得るように、第１のレジスタ３７（第３図〉は読 出可能にされる。

（ｔｒ−３）　（ｔｒ−２＞と正確に同一である。これは選択されたタイマレジ スタからＩ　／　Ｏバス１０上にデータを配置する余分な時間を与える。

（ｔｒ−４＞　ＧＥＴ　１１１０１　−一　旧）こごで、ＧＥＴ演痺は、Ｉ　、 ／′Ｏバス１０（第２図）上にある続出データを（選択されたタイマレジスタか ら）獲得し、それを状態機械マイクロプロセッサに出力する。データはパ反転さ れた″形式（＝−ｎｎ　）になる。

（ｔｒ−５）　ＰＵＴ　０１１０１　Ｘ０Ｏ１ｋＥここで、ＰＵＴ演算（ストロ ーブ＃２上）は、第１のレジスタ３７におけるＲＥ（読出可能）をオフにする。

（ｔｒ−６）　ＰＵＴ　０１１．０１　Ｘ０ＯＩ　ＩにのＰＵ］演算（ストロー ブ＃２上）は、第１のレジスタ３７のビット１を°゛Ｏ″にセットし、タイマブ ツブ選択制御信号をオフにし、ポインタを取り除く。

国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　回線副プロセツサが上位コンピュータおよび遠隔データ端末との間のデー タ転送動作を制御し、かつ前記回線副プロセツサ（Ｊ、複数の回線アダプタと、 データリンクインターフェイス装置と、マイクロプロセッサとを含むデータ通、 信サブシステムにおいて、前記マイクロプロセッサは内°部ＰＲＯＭおよび外部 ＲＡＭ記憶手段にお（〕るプログラムデークを含みかつＩ１０バスと前記回線ア ダプタに制御データおよび情報データを提供する第１および第２の出力制御レジ スタとを有し、前記回線アダプタと通信づる読出−書込システムであって、 （ａ＞　前記マイクロブロセツυによって作動的に制御される複数の回線アダプ タと、 （Ｉｌｌ　）　前記ンイクロブロしツリによってｊ式択された回線アダプタから データを読出す手段と、（Ｃ）　前記マイクロプロセッサによって選択された回 線アダプタにデータを書込む手段とを備えた、続出−書込システム。 ２、　前記回線アダプタの各々は、 （ａ　）　前記マイクロブ［１セツサの制御の下にお（プる情報ラータの伝送あ るいは受信のためのＵＳＡＲＴ制御手段と、 （１））　データ転送のボーレートおよびプロトコールタイミング信号をセラ１ へするタイミング手段と、（Ｃ）　前記マイクロプロセッサから前記ＵＳＡＲＴ 制御手段へ、あるいは前記Ｕ　Ｓ　Ａ　Ｒ王制御手段からマルチプレクサへデー タを経路指定するバス制御手段と、（ｄ）　前記バス制御手段からの制御信号Ｊ ５よびデータを受信し、前記■７１０バスに出力するマルチプレクサ手段とを備 えた、請求の範囲第１項記載のシステム。 ３、　前記（）Ｓ　Ａ　Ｒ、Ｔ制御手段は、（ａ　）　構成された受信機キトラ クタを一時的に記憶し、前記バス制御手段へ転送する受信機保持レジスタと、（ ｂ）　その関連するデータ端末の状態上に情報を保持する状態レジスタと、 （Ｃ）　そのＦＡ　連するデータ端末の制御のためのブ［１グラム信号を保持づ る第１および第２のＵＳＡＰＩ−制御レジスタとを備えた、請求の範囲第２項記 載のシステム。 ４、、’（ａ）　前記受信機保持レジスタ、前記状態レジスタ、あるいは前記第 １または第２のＬＩ　Ｓ　Ａ　ＲＴ’制御レジスタのいずれかからデータを読出 す手段を備え、前記読出データは、後続のデータ転送あるいは制御動作のために 前記マイクロプロセッサに転送される、請求の範囲第３項記載のシステム。 ５、　前記データを読出ず手段は、 （ａ）　前記受信機保持レジスタ、前記状態レジスタ、あるいは前記第１または 第２のＬＪ　ＳへＲＴ制御レジスタのいずれかのアドレスを指定する、前記マイ クロプロＬツサからのＰＵＴ演算子命令と、 （ｂ）　特定のＵＳＡＲＴ制御手段を選択する前記マイクロブロセッすからのＰ ｔＪＴ演算子命令と、（Ｃ）　前記選択されたＵＳΔＲＴ！ＩＪＩＩ］手段の前 記指定されたレジスタから、前記Ｉ１０バスに出力を与える前記マ、ルチプレク サ手段へバスを接続する前記バス制御手段へ続出可能信号を与えるＰＵＴ演算子 命令と、（ｄ　＞　前記Ｉ１０バスから前記マイクロプロセラ丈にデータを与え るＧＥＴ演算子命令と、 （ｅ　）　前記選択されたＵＳＡＲＴ制御手段を再度選択するＰＩＪＴ演算子命 令とを含む、請求の範囲第４項記載のシステム。 ６、前記Ｕ　Ｓ　Ａ　ＲＴ　Ｉ１１１手段は、（ａ　）　前記バス制御手段から 転送され。伝送されたデータを保持する送信機保持レジスタと、 （ｂ）′　受信機−キャラクタの同期を確立する同期コードを保持する同期キャ ラクタ−レジスタと、（Ｃ）　区切りキャラクタを保持する区切りキャラクタ− レジスタとを有する、請求の範囲第２項記載のシステム。 ７、　（ａ）　前記送信機保持レジスタ、前記キャラクタレジスタ、あるいは前 記区切りキャラクタレジスタのいずれかにデータを書込む手段を備える、請求の 範囲第６項記載のシステム。 ８、　前記データ書込手段は、 （ａ　）　前記送信機保持レジスタ、前記キャラクタレジスタ、あるいは前記第 １または第２のりＳΔＲＴ　ｔ、ＩＩ　ｍレジスタのいずれかのアドレスを指定 する、前記マイクロプロセッサからのＰＬＪＴ演算子命令と、 （ｂ）　特定のＬＩＳＡＲＴ制御手段を選択づるＰＵＴ演算子命令と、 （Ｃ）　前記マイクロプロセッサの前記第２の出力制御レジスタに書込−データ を与えるＰ　ＬＩ　Ｔ演算子と、（ｄ　）　前記第２の出力制御レジスタから、 選択されたｔＪｓＡＲＴ制御手段のアドレスされたレジスタにデータを書込む゛ ′書書込可能倍信号５えるＰＵＴ演算子と、（ｅ）　前記マイクロプロセッサの 前記第２の出力制御レジスタからのデータの書込みを保持する一方で前記選択さ れたｔＪｓＡＲＴ制御手段を再度選択するＰ（ＪＴ演算子とを備えた、請求の範 囲第７項記載のシステム。 ９、　前記タイミング手段は、 ＜ａ　＞　前記マイクロプロセッサからの制御データを保持するレジスタ手段と 、 （ｂ）　第１のプログラムタイマと、 （Ｃ）　第２のプログラムタイマとを備えた、請求の範囲第２項記載のシステム 。 １０、　前記レジスタ手段は、 （ａ）　第１のプ［１グラムタイマ・データフィールドと、（、ｂ　）　第２の プログラムタイマ・データフィールドと、（Ｃ）　ボーレートジェネレータ・デ ータフィールドと、（ｄ）　モードワード・データフィールドとを備えた、請求 の範囲第９項記載のシステム。 １１、　（ａ）　前記１ノジスタ手段の選択されたデータフィールドに書込む手 段を備えた、請求の範囲第１０項記載のシステム。