JPS5949021A

JPS5949021A - 多相ｍｏｓ集積回路

Info

Publication number: JPS5949021A
Application number: JP58143944A
Authority: JP
Inventors: ニコ・フリツツ・ベンシヨツプ
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1982-08-10
Filing date: 1983-08-08
Publication date: 1984-03-21
Also published as: US4567386A; EP0101123B1; NL8203148A; DE3363515D1; EP0101123A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は各グループにて関連するＡ　Ｎ　Ｄｌｏ　Ｒ／
ＩＮＶＥＲ８ＩＯＮ機能を形成するための絹合せ論理素
子のグループを第１複数個具えている多相ＭＯ８集積回
路にあって、紹合せ論理素子から成る各グループの少な
くとも１つのデータ結線部を少なくとも１個の他のグル
ープのデータ結線部に結合させ、前記集積回路が複数個
のクロックパルスを有している多相クロックパルスライ
クルの信号を受信するためのクロック久方手段を具え、
１．サイクル肖り少なくとも１個のクロックパルス゛に
よってサンプル操作を制御するようにした多相Ｍ　ＯＳ
　集積回路に関するものである。

Ｗ１称の集積回路は本願人の出願に係る特願昭５４−１
１９１６９号（符開昭５５−４１０９８ｉ公報）、また
はこれに対応する米国特許第４３７１７９７５号から既
知である。この従来の回路はダイうにしてい”る。超大
規模集積回路（ＶＬＳＩ）を設計するに当っては、３つ
の特性上の変ｖ！、即ち電力消費、所定の論理演算に必
要とされる遅延時間および所定の機能に必要とされる表
面積について最適な折衷策を隅するようにし１上述した
すべての変数の値は低くする必要がある。しかし、従来
技術はいずれもそれぞれ特有の欠点を有している。

なお、組合ぜ論理素子とは、入力信号の転換部が発生す
る瞬時に無関係に、この入力信号の転換部によって出力
堪：子の信号が変化したり、しなかったりする素子を意
味するものとする。逐次論理素手では入力信号と出力信
号との間に経時的な分離が存在し、例えば所定瞬時以前
に入力端子に信号転換部が発生すると、この信号転換部
は／Ｂ力信号に形勢を及ぼすことができる。入力端子に
信号転換部が所定瞬時以降に発生する場合には出力信号
は少なくとも当分の間は同じで変化しないため、時間が
あたかもそのまま量子化されたようになる。

ナオ、ＡＮＤ１０Ｒ／ＩＮＶＥＲ８ＩＯＮ　機能とは、
ＡＮＤ−機能とＯＲ−機能との任意の組合せを具え、こ
の組合せに固有の否定機能を追従させて成る機能を意味
するものとする。また、データ結線部とはデータ入力並
びにデータ出力を意味するものとする。前述した先願の
ダイナミックＭＯ８技術では連続クロックサイクルで論
理演算を行なっている。

２つの連続するクロックサイクル間に転換部が現われる
と、これにより得られる信号を保持回路に一時的に蓄積
させる。このようにすねは、論理回路の設計者にとって
は自由度が増すが、１サイクル当りに成し得る機能の論
理深さく　ｄｅｐｔｈ　）　か制限されるために回路作
動は相当おそくなる。

本発明の目的は、直接技術的な改善を必要としないで紹
合せ論理素子から成る連続グループ間での信号の転送を
加速せしめること、即ち作かな１侍間間隔内に多数のプ
レチャージ操作を集中させることにある。

上述した目的を達成するために、本発明によれば多相Ｍ
Ｏ３集積回路が第２複数個のノードを充電するための電
荷獲得手段を具え、かつ前記集積回路が連続するクロッ
クパルス相の期間中に、関連する連続グループに対する
サンプルクロックパルスとして関連するクロックパルス
を受信するための第３複数個のクロック入力端子を具え
ており、前記第１複数個のグループ内における前段のグ
ループのデータ出力端子を前記第１複数個のグループ内
におけるつぎのグループのデータ入力節）子に、、。

直接結合さ、せることによりカスケードに接続されるグ
ループに対するサンプル操作を、クロックパルスサイク
ル内にて前記カスケードにおける前段のグループが該カ
スケードにおけるつきのグループよりも早い相で常にサ
ンプルされるようにした・ことを特徴とする。

上述したようにすれは、ａ　１　ｍ　ｍ個のグループ内
のすべてのグループをカスケードに前筒する必要がある
ため、多少融通性は犠牲になるも、高い演ｑ処理速度が
達成される。所要に応じ、Ｗｒ種カスケードを数個リン
クさせたり、或いはカスケード出力をカスケード入力に
帰還させたりすることができる。

本発明の好適例によれば、前記電荷獲得手段をプレチャ
ージトランジスタによって構成して、プレチャージクロ
ックパルス相で関連するノードをプレチャージするよう
にする。プレチャージクロック相が複数個のグループ内
における任意のサンプルクロック相と同時に発生しない
場合、これはダイナミック軸理に相当し、この論理に係
わる電力消費用は低い。経済的に見て、このシステムは
並列プレチャージ操作および連続サンプリング操作をす
る。

電荷獲得手段は関連するノードを共通電圧端子に接続す
るための各ブルーアップ手段で構成することもできる。

このようなブルーアップ手段は電流源の機能を有してお
り、この手段は例えは抵抗またはブル−アップトランジ
スタによってｔ、ｌ、７　ｔ、する。この際ノードはブ
ルーアップ手段の動作と同時にジブルされるため、回路
はスタチックな様子を呈する。この場合には電力消費量
が多少高くなるが、制御は簡単になる。さらに、データ
がフローティングノードに保持されなくなるため、″電
荷−分配”が起生じなくなる。

本発明の他の好適例によれば、クロック入力端子に供給
するクロック信号における前記プレチャージクロック相
とは別のクロック相を相対的時間差をもって互いに後続
させ、前記時間差の期間を上記側のクロック相における
クロック信号の立上り縁の長さにほぼ一致させるように
した。斯くすれば、同一チェインの組合せ論理演斜に対
し、クロックサイクルを十分に・短縮させることができ
ることをｒρめた。成るクロックパルス相、特に最後の
クロックパルス相ｃＬは１つ以上の立上り縁を含ませる
ことができることは明らかである。

多相ＭＯ８集積回路はｎＭＯ３−技術で構成するのが好
適である。このようにすれは好適ではあるが、斯かる集
積回路はｐｒｏｓ−技術で構成するのが有利な場合もあ
る。

回路は、成るグループを成す組合せ論理素子をそのグル
ープのプレチャージノード（＝キャパシタンス）とこの
グループに関連するサンプルトランジスタとの間に接続
するようにして構成するのが普通である。場合によって
は、少ｔｃくとも１つのグループに対するサンプリング
トランジスタをこのグループにおけるプレチャージノー
ドと絹合せ論理素子との間に接続するのが不゛利である
。用徐ニＪ：　−）　でハ２　ツノＡＮ　Ｄ１０Ｒ／Ｉ
ＮＶＥＲ８ＩＯＮ機能をＷｌ−列に接続することにより
組合せ＠理素子の斯様なグループ内にて大きな論理深さ
を達成するこ。

とができる。しかしこの場合には、斯かるグループの組
合せｍＮ　９素子に対し、クロックパルスサイクルのつ
ぎの相が開始するまでの時間間隔を多少大きくする必要
がある。

従って、組合せ論理素子から成る前述した際の１グルー
プでは逐次論理機能を実現することができない。しかし
１このような逐次論理機能は、例えはマスタースレーブ
システムを組成するために必要なことも屡々ある。斯様
な逐次論理機能を実現するために、組合せ論理素子のグ
ループを少なくとも１個とし得る第１個数および少なく
とも１個とし得る第２個数を具えるようにした集積回路
において、前記第１個数のグループの内の少なくとも１
個のグループの少なくとも１つのデータ出力端子および
前記第２個数のグループの内の少なくとも１個のグルー
プの少なくとも１つのデータ入力端子を相Ｕ接続して、
前記第１個数のグループを第１クロツクパルスサイクル
で制御し、かつ前記第２個数のグループを前記第１クロ
ツクパルスザイクルと交互する第２クロツクパルスサイ
クルによっで制御するようにする。このようにすれは直
列接続のカスケードが得られ、第１カスケードはり↑Ｊ
ソックルスサイクルの第１半部の期間中動作し、第２カ
スケードはクロックパルスサイクルの第２半部の期間中
動作する。第１グループと第２グループの組合せ論理素
子は種々の方法で相互接続することができる。そこで、
本発明の好適例によれは、前記複数個のグループから少
なくとも１個とし得を第３個数の組合せ論理素子グルー
プと、少なくとも１個とし得る第４個数の組合せ論理素
子グループとが形成されるように前記複数個の組合せ論
理素子グループによって二次元論理アレイ′を形成し、
前記第３個数のグループにおける各グループのデータ出
力端子を前記第４個Ｗ・のグループにお目る成る１つの
グループのデータ入力端子に接続し、前記第４個数内の
各グループのデータ入力端子を前記第３個数内の成る１
つのグループのデータ出力端子に接続し、前記第３個数
のグループおよび前記第４個数のグループを前記別のク
ロックパルス相における相対的に専用のクロックパルス
相でサンプルして、前記第３個数の各グループが前記第
４個数の各グループよりも早いクロックパルス相でサン
プルされるようにする。このような２つの二次元的な論
理アレイは慣習的なものとなりつつある。この代表的な
例については″Ｐｈ１１士ｐＳ　Ｊ、Ｒｅｓ。８６（１
９８，１）　Ａ　３　”の第１７３〜１９４頁にＮ、　
Ｆ、　Ｂｅｎ５Ｃ］１０ｐおよびり、　Ｃ，Ｍ、　Ｐｆ
ｅｎｎ−土ｎｇｓ　ＭによるＣｏｍｐａｃｔ　ＮＨＯ２
ａｒｒａｙ　ｍｕｌｔｉｐｌｉ−ｅｒｓ　ｗｉｔｈ　ｉ
ｎｖｅｒｔｉｎｇ　ｆｕｌｌ　ａｃｌｄｅｒｓ　”　　
に記載されている。回路イＹ７（戒を通常どうしても規
則正しいものとする斯様な情況下にあっては、本発明に
よる回路の作動は速くすることができる。さらに、クロ
ック回路は基板上に追加の表面積を殆ど必要としないこ
とを確めた。また、処理速度が同じ場合には、他の方法
によるよりも電力消費量が低くなる。二次元的な論理ア
レイは必ずしも規則正しい構成とする必要はなく、その
アレイは基板上における利用し得る空所に位ｆｌ＋Ｊけ
ることも屡々ある。

本発明は上述した種類の集積回路を制御するクロック回
路にも関するものである。このクロック回路は簡単に集
積化することができる。

図面につき本発明を説明する。

第１図は、例えばＭ＋１述した文献に記載されているよ
うな従来の４相論理（ロジック）のクロック信号を示す
。曲ｍ　Ｑｌ　−−−−Ｑ、はそれぞれ関連するライン
に供給される４つのクロック信号を表わす。第１相の期
間中に信号Ｑ１およびＱ２は”高”レベルとなる。これ
らの信号の値は、例えは＋１２ボルトのような値とする
が、＋５ボルトのような低い値とすることもできる。他
の信号の値は、例えは約０ボルトとする。ｎ−ＭＯＳ−
）ランジスタを使用する際には、弁別、またはスレッシ
ョルド（シキイ値）レベルを約１〜２ボルトの所に位置
させる。第１クロツクパルス相の終了時点Ｇこ信号Ｑ０
のレベルは再び低くなる。なお、第１図の頂部には釉々
のパルス相を１から４までの参照番号で示しである。第
２クロツクパルス相の終了時には信号Ｑ２のレベルが再
び低くなる。第３クロツクパルス相の開、始時には信号
Ｑ３およびＱ、のレベルが高くなるが、この場合信号Ｑ
２のレベルは確実に低レベルとする必要があるため、通
常はこの間に匂いし間開Ｂ’＜　（インターバル）を介
挿させ４る。

第３（クロックパルス）相の終了時には信号Ｑ３のレベ
ルが再び低くなる。第４．相の終了時には信号Ｑ、のレ
ベルか再び低くなる。このようにして以下順次同じ−リ
”イクルが縁返えされる。なお″″第３クロックパルス
相それ自体を１第１”クロックパルス相と見なずことも
できる。

第１相の期間中にはクロックパルスＱ０の制御下で７−
ド（ｎｏｄｅ　）のキャパシタンスをｇ　ｆｉｔ　（１
１７にブレチャージ（予しめ帯電）させることができる
。

第２相の期間中には斯様なノードをサンプリングする。

ことができる。ｆｆ１Ｊち、形成すべき論理関数が′真
”であるか、否かに応じて前記ノードを放電させたり、
させなかったりする。第３および第４相の期間中にはこ
の情報を６有効”なものとし、これを他の論理関数を形
成するのに用いることができる。他のタイプのゲートは
第１および第２相の１υ１間中に信号Ｑ２によってプレ
チャージサレ、かつ第３相の期間中に信号Ｑ３によって
サンプリングされる。なお、この場合における当該値は
第４相の期間中に他の使用に有効である。従って従来方
式のものは４つのタイプのゲートを具えており、これに
より種々の論理式を生成する′ことができる。所要に応
じ１サイクル内で斯様な２つの論理式を生成することが
できる。その理由は第１半サイクルと第２半サイクルと
で各々１回づつの演算な行なうようにすることができる
からである。

この場合、１サイクルの持続時間は２つのゲートの遅延
時間に相当する。このようなダイナミック技法をスタテ
ィック技法と比較すると、後者の方が動作が相当速いこ
とが判る。

例えは、ファン−アラ）（ｆＦ容出力数）が４の場合に
スタティックゲートの遅延時間は３　ｎｓ　　とし得る
ことを確めた。しかし、対応するダイナミック回路では
クロックパルスの終部が１０１Ｓ（’１膣の大きさの長
さを有し、連続するクロックパルスの縁部間の間隔が５
ｎｓ程度の大きさの長さを有する。これがため、第１図
の％クロックパルス期間はらくに４０ｎＳに相当する。

クロックパルスの形状を多少相違させても斯かるパルス
の期間は非常に長い。論理式を作るために実際のサンプ
リング操作を行なうには斯かる期間の内の限定部分（約
％）だけしか用いられないと云う欠点もある。

第２図は本発明によるクロック信号の例を示す波形図で
ある。先ず、第３ａ図のような回路を使用することがで
きる第１方式では、成る１つのプレチャージ相の後に順
次サンプル相を後続させる。

第２図のサイクルには斯様なサンプル相を８個示しであ
るが、第３ａ図の回路にはその内の５個をを必要とする
たけである。プレチャージ操作は並列に供給される信号
Ｑｐによって成され、このクロックサイクル中にサンプ
リングされるすべてのメートは一系／′Ｉにプレチャー
ジされる。従って、こレラのノードを後述するように８
つのグループに分けることができる。第２文の土から２
番目の線は同じクロックサイクル中に順次作動する残り
の８個のクロック信号を示したものである。先ずクロッ
ク信号Ｑ０が現われ、このクロック信号は第１グループ
の論理ゲートを表わす第１グループの７−ドを高電位を
用いてサンプリングする。上記クロック信号Ｑ工が短期
間の間に高レベルになると、（第２グループの論理ゲー
トを表わす）第２グループの７−ドをサンプリングする
ために第２クロツク伯号Ｑ２が現わねる。クロック信号
Ｑ２が短期間の間に高レベルになると、同様に第３グル
ープの論理ゲート／ノードに対するクロック信号Ｑ３が
現われる。この現象は最後の信号ＱＮ　（この場合Ｎは
８である）が現われるまで縦続する。ついで、すべての
クロック信号Ｑｌ　ｙ　Ｑ２−−−−　ＱＮのレベルが
共に低レベルとなると当面のクロックサイクルは終了し
たことになる。その後つきのクロックサイクルが開始し
得る。ル「様に形成した論理関数は１個以上の逐次論理
素子に一時的に蓄積きせることかできる。

第２図に示すように、クロック信号Ｑ（ｎ＋１）の立上
り縁はクロック信号Ｑｎが完全に高レベルに達した（こ
のことはクロック信号Ｑｎが関連する弁別レベルをｊＬ
ｉｊ過したことを意味する）際には既に立上り始めるよ
うにすることができる。しかし、クロック信号′ｑ（ｎ
＋１）の立上り縁とクロック信号Ｑｎが完全に高レベル
となる時点との間には短い時間間隔を導入するのが有利
なこともある。

正に向うクロックパルスの新、ｍｌの終端剖、が、つぎ
のクロックパルス相の開始時点も示す場合には１順次の
他のクロックパルス相Ｑ１−−−−　Ｑ８間の時間間隔
の長さが立上り縁の長さく持続時間）にほぼ相当する長
さとなる。しかし、クロックパルスイ１１Ｑ８の持続時
間は、立下り縁が必要となるために長くなる。斯種のク
ロックパルス方式のことを以後”リプル９′クロックパ
ルス方式とも称する。第２図のクロック方式はＮ＝１の
場合に、オーバーラツプがなければ前述したダイナミッ
ク論理の％周期分に機能的に短縮され得ることは明らか
である。

第２図の上から３ａ目以降の８つのｆｐ；Ｉは異なる例
を示したものであり、この例ではすべてのクロック信号
Ｑ′、＋＋＋　Ｑ’のパルス形状が互いに合同である。

このようにすれば有利な場合もある。

しかし前者の解決策でもつぎのような利点がある。即ち
、サンプルパルスによって、関数構形（ｆｕｎｃｔｉｏ
ｎ　ｔｒｅｅり　ニテ絶えず接地さレルヨウナ低レベル
に７−ドのレベルを保つことができる。

この所謂”ハード”（ｈａｒｃｉ　）ゼロ値はサンプル
パルスの終了時にノードに蓄積される電荷量たけて表わ
される１ゼロイ１１”よりもクロストークに対して不感
応である。

しかし、ダイナミックＭＯ３技術でＬｌ高Ｔ’ｂ圧レベ
ル（即ちＨ１９１を表わす）がプレチャージパルスの終
了後宮に”フルーティング状態にある。

しかし、このことはつぎの２つの理由から１７て左・稈
重要なことではない。先ず第１に、）’、’を様な高電
圧レベル自体は、それが低電圧レベルよりも関連する弁
別レベルからずっと離れた所に位１６するため、防害信
号に対して相当分感応であるからである。第２の理由と
して、高電圧レベルに影響を及ぼす妨害は油力１に補（
ｔｌすることができるからである。これはつぎのゲート
を制御することにより上記妨害を受けた電圧を低下させ
ることができるからである。これは所要に応じ、っぎの
クロックライン（即ち、つぎのクロックパルス相の制御
に”　ｔｕｔ　ｉ！１５　する″クロックライン）での
インクセクション（論理積演↑ン）の次元を高めること
によって補正される。即ち正に向うクロックパルスの縁
部は高レベルを再生ずる正のクロストークを発生する。

従って、制御電圧は高レベルのままであり、しかも制御
されるゲートの放電時間は短いままである。

方形状のコンパクトなトランジスタを用いることによっ
て３−人力ＮＡＮＤ−ゲートの場合にも１゜ｎｓの１７
　ｔＬを実現し得ることをＣＩ４゛めた。

一連ノクロックパルス相Ｑ′１＋＋＋＋　Ｑ’　の内の
１つ以上のクロックパルス相を省いて、連続するクロッ
クパルス相聞の離間間隔を大きくし得ることは明らかで
ある。

Ｊｓｂ図の回路に用いるクロックパルス列の説明にも第
２図を利用する。ここではプレチャージパルスＱｐによ
って動作せしめる電荷狸（得手段の代りに自己動作回路
を用いる。サンプルパルスの順序はパルスＱ′、〜ｑ／
　に一致させることができる。

１３ａ図の場合と同様に、１個のクロックパルス当すの
一連のサンプルクロックパルス相の数は５つで十分であ
る。この場合にもクロックパルスＱ′１カ高レベルにな
ると山、ちにクロックパルスＱ／、の前縁が立上り始め
る。クロックパルスＱ／ｉは、クロックパルスＱ／、・
が高レベルに達してから僅かの時間経過してから立下り
始める。クロックパルスＱ′□は多少長くすることかで
°きるが、このようにすると余計にエネルギーを消費す
ることになり、実際上側等有利なことにはならない。

第８ａ図は本発明による回路の第１例の基本構成を示し
たものである。この回路はデータ入力端子２０、並列ク
ロックパルス（Ｑｐ）入力端子２２、およびクロックパ
ルスＱ□−一−−Ｑ５またはＱ１０．　＋＋＋＋ｑ／を
有するリプルクロックパルス方式に幻スる５つのクロッ
クパルス入力端子２４〜３２をＡ、ｔている。端子３４
には適当な係船電圧を与え、端子３６は接地する。端子
２２の電圧が高レベルになると、すべてのプレチャージ
トランジスタ３８〜４６か導ｉ口ｌして、ノード４８〜
５６は高電位にブレチャージされる。クロックパルスＱ
１が現才）れ、かつ端子２０に高電位（１”）が愛他さ
れると、頂列接続のトランジスタ５９および６０が膨油
ずるために、ノード４８の電圧は放電されて低電位にな
る。破線に示した四角６１内のトランジＸ　タロ　０　
ハＡＮＤ１０Ｒ／　ＩＮＶＥＲ８工ＯＮ　ｌｌｊ能を記
号的に表わしたものであり、従ってこの場合トランジス
タ６ｏは固有の否定機能を成ずたｌｊである。

ＭＯＳ−）ランジスタによって形成すべき論理βｚ、数
は既知であり、ここではｎ；ｉ酪化のためにぞれについ
ては詳述しないものとする。回Ｉｌ！ｉｊにおけるっき
の４つの段もｍｊ　坩化のために固有のインバ、−夕を
具えているたけであるため、回路全体は１つの否定機能
を表わすだけである。第４番目の段では組合せ論理素子
の１グループを記号化して表わすトランジスタ６８とプ
レチャージノード５４との間にサンプルトランジスタ７
０を接続する。場合によっては（後に示すように）、論
理深さく　ｌｏｇｉｃｄｅｐｔｈ　）が大きい、ｔＩＩ
合せ論理素子のグループ、例えば１つ以上のＡＮＤ１０
Ｒ／　ＩＮＶＥＲ８ＩＯＮ　機能を連続的にサンプルす
ることもできることは明らかである。このことは荷等間
頴にはならない。その理由は、トランジスタ７０か導通
したままである（ｎ２図のサンプルパルス参照）ことか
らして、ノード５４にて所定量１の電荷が配分されるか
らである。この場合にはクロックパルスＱ５が最終パル
スであり、このパルスはトランジスタ６２も駆動させる
ため、端子６４には出力情報が現われる。

破線にて示すブロック内の機能ブロン、り（論理樹形）
は種々の方法で組合せることができ、例えはノード４８
がＴＣ＋ぐ後のクロックパルス相によっては制御されな
い幾つものトランジスタ、例えはトランジスタ６６に直
列に接続されるトランジスタを駆動するようにして、当
該信号が１段スキップするようにすることができる。第
３図に示すような回路は通常周辺部からの穀、つもの信
号入力節５子を具えており、また周辺部への炒つもの信
ぢ出力端子を具えている。第３図の回路は（他のクロッ
クパルス相によって制御することもできる）素子６２の
如きゲーティングトランジスタも具えている。ゲーティ
ングトランシフ、タロ２を使用する代りにダイナミック
逐次論理素子を介挿することもできる。こわらの素子に
ついては前記文南１、に十分に記載されている。

第２し］に示すクロックパルスサイクルを用いる場合、
第３し」に示す回路には８つのグループの組合せ論理素
子を含ませることができる。ルｔ　Ｉｆｔの回路を多夙
同じクロックパルス方式で駆動させる場合に、グループ
の最大実現数よりも少ぞｆグループの論理米子を所定回
路に絹込むｒＩ！にはクロック信号を選択することがで
きる。例えは、第３図の回路はクロック信号Ｑ１　？　
ＱＢ　、ＱＢ　ｔ　ＱＢ　ｔ　ＱＢによって駆動させる
こともできる。

第３ｂ図は本発明による回路の第２例の基本構成を示す
回路図であり、これは電荷獲得手段（３９゜４１．４３
，４・５．４７）の個所における相違点を除けは、第３
ａ図の回路と同じであり、ここに第３ａ図の素子に対応
するものは同一符号を伺して示しである。クロックパル
ス入力端子２４〜３２には第２図のクロックパルスＱｌ
エー−−−Ｑ１５を供給する。

素子３９はデプレッショントランジスタであり、このト
ランジスタは他のトランジスタよりも太い線で示しであ
る。このブルーアップトランジスタは端子３５に接続さ
れる電源とで高インピーダンス電流源を構成７する。従
って、端子２０が論理″１”を受信すると、クロックパ
ルスＱ′、により給電端子３５と３６との間に直流通路
が形成さね、トランジスタ３９はリミッタとして作動す
る。つぎのクロックパルスＱ′２が現われると１、ノー
ド４８の電圧はノード５０に与えるべき情報値を制御す
る。この制御が成されてから短時間後にクロックパルス
Ｑ′１が終了し、このクロックツぜルスσ〕櫓能は満た
されたことになり、このクロ゛ンクノぐルスを長ひかせ
ることは電力を余分に消費するたけである。他の残りの
部分における回路の動作Ｇｊ第３ａ図の場合と同じであ
る。従って、このＪＺａｂ図の例では第３ａ図における
ような２つの７０−ティングノード間（例えばノード５
０とトランジスタ６６のゲートキャパシタンスとの間）
にて電荷の配分が行なわれない。即ち、双方の齢すＩＩ
レベルはこの際６ハード”　（ｈａｒｄ　）である。さ
らに、プレチャージクロックパルスを省くことによって
回路に必要な面積が縮小される。即ち、クロック回路そ
のものおよびクロック配給線の双方を省くことができる
。最後に、スタティックなデザインから出発している第
３ｂ図に基づく例は基本的なものであり、この回路は第
３ａ図の場合に比べて消費電力は増大するが、それでも
全血的にスタチックなロジックで実行する場合に比べて
１１シカ消費量は非常に少なくなると云う利点がある。

第４図は第２図に基づく低電力消費量のりプルクロック
パルスの１つを発生させる回路を示したものであり、第
５図はこの回路における多数の電気的な信号波形を示し
たものである。使用するトランジスタはいずれもエンパ
ンスメント形のものであり、これらは慣例の方法で集積
化することができる。入力！／ｉｉｊ子１００は、例え
ば反転信号Ｑｐによって形成される縁部が正に向う形態
のセット伯七を受信する。この場合、・信号Ｑｐの負に
向う縁部と信号Ｑ工またＤｌｒ　Ｑ’□の正に向う縁部
との間の遅延時間は第２図に示したものよりも短くする
。

即ち、信号Ｑ工またはＱ′、の正に向う縁部は信号Ｑｐ
の負に向う縁部が終了する際に立上りＩｌ、ｒｉめるよ
うにする。第４図の回路の入力端子１００にて受信され
る止に向う信号縁部は短時間の遅延後に出力部。

子１０４に供給さねて、クロックＧ３　”ｊ　Ｑ□を形
成する。第２図のｘ　２　ｆ！−のラインに示すような
りロック方式の場合には第４図に示すような回路を８個
ＷＪ列に接続する必要がある。入力端子１０２に現われ
る（例えは信号Ｑ、のような）リセット信号の正に向う
縁部によってすべての信号Ｑ、−−−−Ｑ８のレベルが
再び低レベルとなるようにする。

即ち、ｐｌａｔ　＜　１．てリセット操作が行われる。

正に向う信号縁部を受信する前に、先ずノード１１２は
入力端子１０２（″リセット”）における高レベル信号
によってプレチャージされる。ついで入力端子１０２は
低レベル（第５図の曲線１０２参照；なお第５図の各曲
線には関連するノードと同じ番号を付して示しである）
に維持される。端子１０２が再び低レベルになると、ｌ
・ランジスタ１０３と１０９はカットオフされる。なお
、端子１２１は正の給電源に接続する。ついで入力端子
１００が高レベルとなると（″セット″）、トランジス
タ１０６が導通して、ノード１０８は低レベルになる。

コンデンサ１．１０は一時的にブートストラップ（ｂｏ
ｏｔｓｔｒａｐ　）コンデンサとして作用するため、ノ
ード１１２の電位は短期間増大する。

従って、出力転送コンデンサとして作用する他のブート
ストラップコンデンサ１２４は入力端子１００からトラ
ンジスタ１１３および１１６を紅て充電される。各トラ
ンジスタ苅１１４　／　１１６および１１８／１２０は
互いに反対の駆動電圧で作動する。即ち、ノード１０８
の電位が低レベルになるとトランジスタ１１６がブロッ
クされ、ノード１２２の電位はノード１２６の電位に上
昇する。

この例ではブートストラップコンデンサ１２４を慣例の
ＭＯＳ　）ランジスタとして構成する。従って、ノード
１２６の電位が高く、即ち端子１２１における供給電圧
よりも高くなるため、トランジスタ１１４および１１８
は迅速にターン・オンする。これがため、トランジスタ
１１３はコンプント・す１２４の充電後再びターン・オ
フさせる必要がある。しかし、これはノード１１２がト
ランジスタ１１１を経て放電されるから経時的に行なわ
れる。トランジスタ１１１は入力端子（ノード）１００
における電位がしばらく低電位にあったノ１゛・−ド１
０８の市１位に対０して十分高いレベルに増大すると直
ちに導通ずる。従って、ブートストラップコンデンサ１
２４はインバータ１０６の遅延時間中に充電される。ト
ランジスタ１１８，１２０は所謂エンハンスメントトラ
ンジス身とし、これら２・′のトランジスタによってブ
ツシュ−プル出力段を形成、する。給電線と大地との間
に直流通路が形成されるのを防止するために上記両トラ
ンジスタは一方だけが導通ずるようにする。従って電力
消費おけ低部する。トランジスタ１１８．１２ｇの表面
積はトランジスタ１１４７１１６のそれよりも大きくし
て、前者のトランジスタが大きな出力電流を供給でき、
記号的に示しである負荷コンデンサ１２８の充／放電を
速く行なえるようにする。当分の間は入力文１１１子１
００に現われる高信号の終了が出力信号の植（ノード１
３０）に影響を及ＰＩすことはない。即ち、この出力信
号は特にブートストラップコンデンサ１２４の追加によ
って最初の立上りを加速してからしけらくの間増大する
。しかし、入力端子１０２のりセラ）（Ｍ号がその後に
高くなると（入力１００は丙ひ低くなる）、ノード１０
８および１１２が高レベルとなり、ノード１２１３　、
１２２および１３０は再び低くなる。第５図が慣例のコ
ンピュータシミュレーションに関することは明らかであ
る？第２図に示すようなり１クロックパルス方式の場合
にはｇｌＳ４図の回路を８個用意する必要がある。この
場合には出力１０４を第３図に示す回路の該当するクロ
ックパルス入力端子に供給すると共に、連続する８個の
クロックパルス発生回路のデータ入力端子にも供給する
ｄこれら８個のクロックパルス発生回路の内の最初の回
路に対するセットパルスおよびすべでの回路に供給され
るリセットパルスは慣例の方法で発生させることができ
、例えはそれらのパルスは反転および非反転Ｑ、によっ
てそれぞれ形成する。

第４図の回路における関連するトランジスタの寸法は下
記のような値とするが、単位はミクロンであり、また最
初の第１＠目の値はトランジスタの幅であり、第２番目
の値はトランジスタの長さに関する値である。

１０３．１０６，１０９，１１１：　　５／３１１４．
１１６　　　　　　：　１２７３１１３　　　　　　　
　　：２０７８１２４　　　　　　　　　　　　：　　２０／２０（Ｍ
ＯＳ−＝ｙンｆン”ｊ）１１８＊１２０　　　　　　：
　ｓｏ／ａなお、これは単なる一例を示したに過ぎず、
コンデンサ１．１０　＋ｆ　）ランジスタ１１３のゲー
ト電極とソース主神ｌとの間のキャパシタンスで形成す
る。

第６図は反転全加算器を表わす組合せ論理回路の例を示
す０これには追加の入力ゲート８０を追加して（Ｎ）　
ＡＮＤ　−４１能を行なわせるようにする。

斯種の論理回路は所謂アレイ乗ｐ器に用いられる。

出力端子に現わわる反転信号の使用については前述した
文献に記載さねている。なお、（非反転出力信号を再度
イ０るために）追加の出力インバータを省くようにすれ
ば、演算処理速度が高くなり、電力消費が低くなり、し
かも関連する集積回路の表面積が小さくなることからし
て有利である。第６図はＪ’、ｔ（合せ論理回路の一例
であって、χｌｌｌｌ−トのレベルについてはここでは
詳述しない。また、この図にはプレチャージ信号および
ランプル信号の作動も図示していない。所要に応じ（関
連するインパークを有する）ＮＡＮＤゲート８６が実際
の回路の一部を形成しないＪ：うにするこ゛とができ、
これについては第７図につき後に酢′述する。端子８２
，８４は同じレベルか、またけつぎの低次の有意レベル
の同様な回路からこの第６図の回路に供給される”加算
′°および“出力桁上げ”′信号をそれぞれ受信する。

出力端子８６には入力信号（Ｓ、Ｃ，Ｐ＝ａ□×ｂｊ）
の加算モジ二〇　−２（７：）反転値が形成される。こ
の反転イ１〜は偶数個の入力信号値がＨＩ　ＩＩの場合
に（ｉｌ＋　、’″１′′を呈する。１つ以上の入力信
号の値が１″でない場合には出力免：千８８における出
力信号この値は”Ｉ　ＩＩとなる。所要に応じ、出力端
子８８はつぎの高次の有意レベルの回路における″ＣＩ
＋入力端子に接続する。信号Ｃ′は反転出力端子を有し
ているＯＲ−ゲート９６に接続される３個の並列ＡＮＤ
Ｎグート９０．　、９２　。

９４によって形成する。信号Ｓ′はＯＲ−ゲート１４０
、ＡＮＤ−ゲート１４２．１４４および反転出力端子を
有しているＯＲ−ゲート１４６によって形成する。信号
Ｐを形成するには信号τ′も用いる。従って、すべての
入力信号に対して単一極性を必要とするたけである。こ
れにより回路のレイアウトを極めてコンパクトにし得る
。この結果、論理深さくゲート８０は考慮しない）が２
伯に高められる。その理由は、この１ＷｊＡＮＤ１０Ｒ
／ＩＮＶＥＲ８ＩＯＮ−機能が２個直列に接続されるか
らである０この場合１一般には２つの連続するサンプル
クロック信号が必要とされる。しかし、信号Ｓ′の出力
を僅かな遅延後にサンプルするようにすれは、１つのサ
ンプルクロック信号を使用するだけで十分であることを
確めた。これは種々の方法で行なうことができ、その第
１の方法では所謂補償コンデンサ１４１８を伴なう追加
のステップによって伯５．３／を多少余計な時間”高”
レベルにＨ（ｐ　持する。上記コンデンサは当面のサン
プルクロック信号の正に向う縁部を導く。上記遅延を行
なわしめる他の方法はサンプルトランジスタと組合せ論
理素子の順序を入れ換える（第３図の部分６８と７０＃
照）方法である。

Ｍ、Ｏ８技術による第６図に示す今加９回路（ゲ−）　
８０　ハ除く）ハ、２　ッ（７）　ＡＮＤ１０Ｒ／ＩＮ
ＶＥＲ３ＩＯＮ−機能、即ちｉ′に苅するものと、ｐに
対するものの２つを必要とするたけである。従って、第
６図に示す全回路は、これが（第３図に破線にて示すボ
ックス内に）１つの段として組込まれる場合に、第２図
に示すような単一サンプルパルスによってサンプルされ
る。

第７図は組合せ論理素子グループの二次元アレイの例を
示したものである。この例は乗算器アレイに関するもの
で、これは前記文献に記載されている種類の乗算器アレ
イを改良したものである。

この改良は特に６リブル”クロックパルス制御を使用す
ることに係わり、これにより電力消費缶を低減し得ると
共に、作動速度を高速にし、かつ必要な基板表面積を小
さくすることができる。各ブロック２００−−−２２４
は第６図に示すような回路を表わす。２つのオペランド
（演算数）は連続ビットｂ３　＝”’　ｂＯ＃　ａ３−
−　ａＯを含んでおり、最上位ビット（ｂ３．ａ３）は
常に前方に配置される。これらのビットは組直ビットラ
インおよび水平ビットラインを経てそれぞれ供給される
。これらのビットラインの各交点にはＡＮＤ−ｉ能（三
角形にて図示）か、ＮＡＮＤ−機能（丸印を有する三角
形Ｇごて図示）の何れかが形成される。全卵９器の総用
値は右下に転送され、（つぎに高い有意レベルを有する
）桁」二げ値は真下の方へと転送される。クロック配分
に必要な基板上の表面積をに“ｊ約するために、ブロッ
ク２８０　、２８２．２３４はスタチック論理の全加算
器として構成する。上記各ブロックからの出力桁上げ信
号は左方向へ転送し、各ブロックでの加算信号はそわそ
わ右下方向へと転送する。陰影を付しである各ブロック
は第４図に示すようなりロック回路を表わす。ブロック
２００〜２０４，２３０〜２３４も演τ仝変Ｗとしての
指定値０．１を有する一定入力信号を受信する。数個の
ブロックに（ｑしである小さな丸印むツ反転すべき伯岩
を示している。２３６および２４０にて示す素子はクロ
ックサイクルの終了時までデータビットを蓄積するだめ
の保持素子を示ず。素子２３８は論理ＮＡＮＤゲートで
ある。斯くして８ビットの出力データを形成することが
できる。回路は第２図に示すようなりロックサイクルに
よって群１実にｆｆｉｌｌ御することができ、Ｎｒかる
クロックサイクルは本例では伯５か４つのサンプル信号
ノ＜／レスを含ませるだけで良く、従って、できるたけ
多くのノぐルスをオペランド（ａ３ｔａ２ｙａｌｔａ’
）のビットとすることができる。２つの連続するサンプ
ル縁部間の錠延は全卵Ｍの作動によって生ずる遅延より
も多少大きくする必要がある。論理アレイの回路を伴な
うクロッぞ回路にａ、２−−−２５０　）の集積化にお
けるアセンブル操作はその技術による許容公差を広げる
ことによって生ずるパラメータ変数にほぼ無゛関係とな
る。クロックパルスＱ１はＡＮＤ／ＮＡＮＤ−ゲートの
上２列と、ブロック２００〜２０４の第１列をサンプル
、する。クロックパルスＱ２　；　Ｑ８はブロック２０
０〜２０４のラインと、その直ぐ次の最下位列と、保持
素子の行（、２３６）および保持素子の列（２４０）と
をサンプルする。オペランドのピッ）　数（ａｏ−−−
−ａ３　）が大きくなるにつれ、演６ｊ算処理速度の利
得は、例えば２相りロック方式・の場合に比べて大きく
なる。これは、プレチャージ操作が並列的に一度で行な
われ、しかもサンプルパルスの負に向うすべての縁部が
一致するからである。このようにずればアレイの１　ｆ
ｌ／ｉｌのセル当り０．５　ｍＷのスタチック消費電力
を節約することができる。ライン幅を３ミクロンとする
ＮＭＯ８−技術では、ｌ　ｍｍ、”当り１００セル（２
００〜２２４）の缶用を椰めて良好に達成することがで
きる。

第８図は組合せ論理素子グループのカスケードを２つｔ
ｈ　１４列に接続したブロック線図を示ず。各カスケー
ードは３つのグループの絹合せ論理素子、即ち３２０〜
３２４および３２６〜３３０を具えている。テータ信号
は入力端子３３２にｆ、Ｕ来し、出力（ｉ号は結線部８
３４に現われる。論理前９．は簡ｉ１ｓ：化のためにこ
こでは詳述しないものとする。

クルー　）８２０の出力伯彊はつぎのグループ３３２と
、そのつぎのグループ３２４にも供給するようにし、以
下同様に各グループの出力伯七をっきのグループとその
つぎのグループに供１ｆｉ　’ｆｆ−るようにする。プ
レチャージパルスは回路３０４．３１ｊ２よって形成し
、サンプルパルスは回路８０６〜３１０゜３１４〜３１
８によって形成する。回路３０４〜３１８は、この内の
回路３０４，３１２か必要なリセットパルスを供給する
ように回路網に接続する。素子が導通すると、ブロック
８１８の出力がブロック３０４の入力節１子にす６１還
され、クロックパルスサイクルの奇数／偶数半部が互い
に連続的に続くようになる。素子８０２が入力端子３０
０の信号によってブロックされると、りｐツクパルスサ
イクルが終了する。つぎのクロツクパルスサイクルハ入
力端子３００（例えはマスタクロックから）供給される
パルス信号によって再ひ開始する。

【図面の簡単な説明】

第１１Ａは従来の４−和論理回路のクロック信号を示す
図；第２図は本発明によるクロック信号の例を示す図；第３ａ図は本発明による回路の第１の基本榴成例を示す
図；第３ｂ図は同じく本発明による回路の第２の基２゛・本
構成例を示す図；第４図はりプルクロックパルス発生用の回路図；第５．
図は第４図の各部における電気的な波形図；第６図は全
加算器に使用する論理回路の例を示す回路図；　□ 第７図は組合せ論理素子グループの二次元アレイを示す
図；第８図は論理零子グループから成るカスケードを２つ直
列に接続した例を示すブロック線図である。２０・・・データ入力端子２２・・・並列クロックパルス入力端子２４〜３２・・
・クロックパルス入力端子３４・・・給電端子３６・・・接地端子３８．４０，４２１４４，４６・・・プレチャージトラ
ンジスタ３．９，４１，４３ｔ４５，４７・・・ブルー
アップトランジスタ（８８〜４Ｉ７）・・・電荷獲得手
段４８．５０．５２ｇ５４ｙ５６・・・ノード５９．６０
，６２，０６，６８・・・トランジスタ６１．６８，６
５，６７．６９・・・組合せ論理素子６４・・・出力端
子　　　　　７０・・・サンプルトランジスタ８０・・
・ゲート　　　　　８２・・・加算信号入力端子８４・
・・桁上げ信号入力端子８６・・・出力端子９０．９２，９４・・・並列ＮＡＮＤゲート９６・・・
ＯＲゲート　　　１００・・・セット信号入力端子１０
２・・・リセット信号入力端子１０３、１０６．１．０９．１．１１．１１３．１１４
．１１６．１１８゜１２０・・・トランジスタ１０４・・・出力端子１０８．１１２＋１２６ｓ　１８０・・・ノード１２８
・・・負荷コンデンサ１４０．１．４６・・・ＯＲゲート１４２．１４４・・・ＡＮＤゲート２００、．２２４・・・・全加算器用論理回路２８０．
２３２，２３４・・・組合せ論理回路２３６．２４０・
・・保持素子２３８・・・ＨＡＮＤゲート２４２〜２４８・・・クロック回路８０２・・・ゲート起動回路３　ｏ４　、８１２・・・プレチャージパルス形成回路
３０６〜３１０，８１４〜３１８・・・サンプルパルス
形成回路３２０〜３２４．３２６〜８３０・・・刊合せ
肌理素子３３２・・・データ人力９＃１１子３３４・・・出力端子Ｆ　ＩＧ、３ａ七

Claims

【特許請求の範囲】Ｌ　　各）ｆＡｙ−’７’ニ”Ｃ関連ｔ　ルＡ　Ｎ　Ｄ
ｌｏ　Ｒ７ｘＮｖｚＲ８ＩＯＮ　機能を形成するための
組合せ論理素子のグループ（６１，６３，（１５，６７
，６９）を第１複数個具えている多相ＭＯ８集積回路に
あって、絹合せ論理素子から成る各グループの少なくと
も１つのデータ結線部を少なくとも１個の他のグループ
のデータ結線部に結合させ、前記集積回路が複数個のク
ロックパルスを有している多相クロックパルスサイクル
の信号を受信Ｔるためのクロツタ入力手段を具え、１サ
イクル当り少なくとも１個のクロックパルスによってサ
ンプル操作を制御するようにした多相Ｍ’Ｏ８集積回路
において、該集積回路が第２複数個のノードを充電する
ための電荷獲得手段（３８〜４７）を具え、かつ前記集
積回路が連続するクロックパルス相の期間中に関連する
連続グループに対するサンプルクセツクパルスとして関
連するクロックパルスを受信するための第８複斂個のク
ロック入力端子（２’４　ｔ　２６　＊　２８　ｔ　８
０　ｔ　３２　）を具えており、前記第１複数個のグル
ープ内における前段のグループのデータ出力端子を前記
第１複数個のグループ内におけるつきのグループのデー
タ入力端子・に直接結合させることによりカスケードに
接続されるグループに対するサンプル操作を、クロック
パルスサイクル内にて前記カスケードにおける前段のグ
ループが該カスケードにおけるつぎのグループよりも早
い相で常にサンプルされるようにしたことを特徴とする
多相ＭＯ８集積回路。 λ　特許請求の範囲ｌ記載の集積回路において、前記電
荷獲得手段をプレチャージトランジスタによって構成し
て、プレチャージクロックＲルス相で関連する／−ドを
プレチャージＴるようにしたことを特徴とする多相ＭＯ
８集積回路。３、　特許請求の範囲１記載の集積回路において、前記
電荷獲得手段をそれぞれブルーアップ手段によって構成
して、関連するノードを共通電圧端子（８５）に接続す
るようにしたことを特徴とする多相ＭＯ８＠積回路。４　特許請求の範囲１〜３の何れか１つに記載の集積回
路において、クロック入力端子に供給するクロック信号
（Ｑｌ　？　Ｑ２　ｊ　Ｑ３１　Ｑ、４．−Ｑ８　’）
における前記プレチャージクロック相とは別のクロック
相を相対的時間差をもって互いに後続させ、前記時間差
の期間を上記別のクロック相におｔツるクロック信号の
立上り縁の長さにほぼ一致させるようにしたことを特徴
とする多相ＭＯ８集積回路。６　％￥Ｆ　請求の範囲１〜４の何れが１つに記載の集
積回路において、該集積回路をＮＭＯ３技法で構成した
ことを特徴とする多相ＭＯ３集積回路。６　特許Ｒ〜求の範ＩＩ・〜５の何才］が１つに記載の
集積回路において、少なくとも１つのグループに対して
サンプルトランジスタ（７０）をブレチャージノード（
５４）とこのグループの組合せ論理素子（６７）に接続
したことを特徴とする多相ＭＯ８集積回路。７、　　絹合せ論理素子のグループを少なくとも１個と
し得る第１個数（３２０〜３２４）および少なくとも１
個とし得る１５２個数（３２６〜３３０）を具えるよう
にした特許請求の範囲１〜Ｇの何れか１つに記載の集積
回路において、前記第１個数のグループの内の少なくと
も１個のグループの少なくとも１つのデータ出力端子お
よび前記第２個数のグループの内の少なくとも１個のグ
ループの少なくとも１つのデータ入力端子を相互接続し
て、前記第１個数のグループを第１クロツクパルスサイ
クルで制御し、かつ前記第２個数のグループを前記第１
り四ツクパルスサイクルと交互する第２クロツクパルス
サイクルによって制御するようにしたごとを特徴とする
多相ＭＯ３集積回ｒ１）。８、　倦許請求の範囲１〜６の何れが１つに記載の集積
回路において、前記複数個のグループから少なくとも１
個とし得る一第３個数の組合せ論理素子グループ（２１
０〜２１２〜２１４）と１少なくとも１個とし得る第４
個数の絹合せ論理素子グループ（２２０，２２２，２２
４１）とが形成されるように前記複数個の組合せ論理素
子グループによって二次元論卵アレイを形成し、前記第
３個数のグループにおける各グループのデータ出力端子
を前記第４個数のグループにおける成る１つのグループ
のデータ入力端子に接続し、前記第４個数内の各グルー
プのデータ入力端子を前記第３個数内の成る１つのグル
ープのデータ出力ｙ１”ｌ・子に接続し、前記第３個数
のグループおよび前記第４個数ｒのグループを前記別の
クロックパルス相ニオける相対的に専用のクロックパル
ス相テサンプルして、前記第３個数の各グループがｎυ
記第４個数の各グループよりも早いクロックパルス相で
サンプルされるようにしたコトを特徴とする多相ＭＯ８
集積回路。９、　特許Ｒ１り求の範ＵＨ１〜８の何れが１つに記載
の集積回路を制御するのに好適なりロック回路において
、前記別のクロックパルス相に対し１．遅ｌｉ、零子（
２４２〜２４８）を設けてサンプル信号を発生させるよ
うにしたことを特徴とする多相ＭＯ３集積回路。