JPS5948480B2 - 電荷転送素子の多重化方式 - Google Patents
電荷転送素子の多重化方式Info
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- JPS5948480B2 JPS5948480B2 JP51136571A JP13657176A JPS5948480B2 JP S5948480 B2 JPS5948480 B2 JP S5948480B2 JP 51136571 A JP51136571 A JP 51136571A JP 13657176 A JP13657176 A JP 13657176A JP S5948480 B2 JPS5948480 B2 JP S5948480B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
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Description
【発明の詳細な説明】
この発明は電荷転送素子の多重化方式に関する。
電荷転送素子(ChargeTransferDevi
ce)以下CTDと記す)とは電荷結合素子(Char
geCoupledDevice、以下CCDと記す)
、パケット・ブリゲード・デバイス(BucketBr
igadeDevice)以下BBDと記す)等を指し
、従来のCTDの多重化方式は第1図に示すように構成
されていた。第1図はCTDとして4相駆動のCCDを
使用した場合で2個のCCDチャネル011、012の
一端にはそれぞれ信号電荷注入用拡散層O2が両チャネ
ルに共通に設けられ、他端には転送されてきた信号電荷
を電位変化として検出するためのフローティング拡散層
03が両チャネルに共通に設けられる。各チャネル01
1、012は半導体基板の表面に絶縁膜を介して複数の
駆動電極が形成されて構成され、これ等駆動電極群に4
相の駆動パルスφ1、φ2、φ3、φ4が与えられて信
号電荷が蓄積かつ転送されるが、こゝではφ、及びφ3
パルスを印加する電極は転送電極、φ2及びφ4パルス
を印加する電極は蓄積電極とする。2個のチャネル01
1、012を転送され、S/Nの悪化した信号電荷はフ
ローティング拡散層03を通じて電荷再生回路04で再
生され、その出力データ信号の読出し、再書込み及び新
しいデータ信号の書込み制御が入出力回路05で行なわ
れる。
ce)以下CTDと記す)とは電荷結合素子(Char
geCoupledDevice、以下CCDと記す)
、パケット・ブリゲード・デバイス(BucketBr
igadeDevice)以下BBDと記す)等を指し
、従来のCTDの多重化方式は第1図に示すように構成
されていた。第1図はCTDとして4相駆動のCCDを
使用した場合で2個のCCDチャネル011、012の
一端にはそれぞれ信号電荷注入用拡散層O2が両チャネ
ルに共通に設けられ、他端には転送されてきた信号電荷
を電位変化として検出するためのフローティング拡散層
03が両チャネルに共通に設けられる。各チャネル01
1、012は半導体基板の表面に絶縁膜を介して複数の
駆動電極が形成されて構成され、これ等駆動電極群に4
相の駆動パルスφ1、φ2、φ3、φ4が与えられて信
号電荷が蓄積かつ転送されるが、こゝではφ、及びφ3
パルスを印加する電極は転送電極、φ2及びφ4パルス
を印加する電極は蓄積電極とする。2個のチャネル01
1、012を転送され、S/Nの悪化した信号電荷はフ
ローティング拡散層03を通じて電荷再生回路04で再
生され、その出力データ信号の読出し、再書込み及び新
しいデータ信号の書込み制御が入出力回路05で行なわ
れる。
チャネル011及び012を転送されてきた信号電荷が
混合しないように、チャネル01をの最初の電極06及
び最後の電極oγは位相φ、で駆動されるが、チャネル
012の最初の電極08及び最後の電極09は位相φ3
で駆動される。電荷再生回路04は駆動パルスの1周期
間を2分して両チャネルに対して時分割的に利用される
。以上の説明かられかるように、この従来のCCDの多
重化方式では駆動パルスの相数、特に蓄積用のパルスの
相数より多くのCCDチャネルを1つの電荷再生回路0
4で多重化することは不可能である。
混合しないように、チャネル01をの最初の電極06及
び最後の電極oγは位相φ、で駆動されるが、チャネル
012の最初の電極08及び最後の電極09は位相φ3
で駆動される。電荷再生回路04は駆動パルスの1周期
間を2分して両チャネルに対して時分割的に利用される
。以上の説明かられかるように、この従来のCCDの多
重化方式では駆動パルスの相数、特に蓄積用のパルスの
相数より多くのCCDチャネルを1つの電荷再生回路0
4で多重化することは不可能である。
CCDの駆動パルスの相数を増せば多重化の程度は増す
が、駆動パルスの制御が複雑になる等の制約が多くなる
とともに、フロー子インク拡散層03が多数のチヤネル
に共通に設けられるため静電容量が増加し、同一の信号
電荷量に対する電位変化が小さくなり、電荷再生回路0
4の動作マージンが低下する欠点があつた。従つて現実
的にはCCDに限らず、一般のCTDにおいて電荷再生
回路04で多重化できるチヤネル数は2〜3チヤネル程
度であり、これらのチヤネルに対しそれぞれ共通した入
出力回路が必要となり、入出力回路の占有する面積が大
きく、また入出力回路への信号に対する負荷が大きいと
いう欠点があつた。この発明は電荷再生回路を具備した
複数のCTDにおける入力と出力との位相を順次ずらす
手段を設けることにより、複数のCTDにおけるデータ
信号の入出力を単一の入出力回路で行なえるようにCT
Dの入出力回路を多重化することを特徴とし、その目的
は電荷再生回路の動作マージンを低下させずに入出力回
路数の減少を可能とすることにある。第2図はこの発明
によるCTDの多重化方式の原理図であり、11,12
,・・・・・・1nは同時に駆動されるn個(nは任意
の整数)のCTDを示し、これ等CTDは電荷結合素子
、バケツトブリゲート素子等である。
が、駆動パルスの制御が複雑になる等の制約が多くなる
とともに、フロー子インク拡散層03が多数のチヤネル
に共通に設けられるため静電容量が増加し、同一の信号
電荷量に対する電位変化が小さくなり、電荷再生回路0
4の動作マージンが低下する欠点があつた。従つて現実
的にはCCDに限らず、一般のCTDにおいて電荷再生
回路04で多重化できるチヤネル数は2〜3チヤネル程
度であり、これらのチヤネルに対しそれぞれ共通した入
出力回路が必要となり、入出力回路の占有する面積が大
きく、また入出力回路への信号に対する負荷が大きいと
いう欠点があつた。この発明は電荷再生回路を具備した
複数のCTDにおける入力と出力との位相を順次ずらす
手段を設けることにより、複数のCTDにおけるデータ
信号の入出力を単一の入出力回路で行なえるようにCT
Dの入出力回路を多重化することを特徴とし、その目的
は電荷再生回路の動作マージンを低下させずに入出力回
路数の減少を可能とすることにある。第2図はこの発明
によるCTDの多重化方式の原理図であり、11,12
,・・・・・・1nは同時に駆動されるn個(nは任意
の整数)のCTDを示し、これ等CTDは電荷結合素子
、バケツトブリゲート素子等である。
CTDll,l2,・・・・・・1n内をそれぞれ転送
されS/Nの悪化した信号電荷は電荷再生回路2,,2
2,・・・・・・2nで再生される。CTDll,l2
,・・・・・・1nの各々への入力はスイツチ31,3
2,・・・・・・3nの制御位相で決まり、CTDll
,l2,・・・・・・1nからの出力の位相はスイツチ
41,4,,・・・・・・4nで決まる。電荷再生回路
2,〜2nよりの再生されたデータ信号は信号線51〜
5nを通じて入出力回路6に共通に供給される。入出力
回路6は各電荷再生回路21,22・・・・・・2nで
再生されたデータ信号の論理和をとる回路7としデータ
信号の読み書き制御を行なう制御回.路8とからなる。
入出力回路6において読み出し命令信号は制御線9を通
じ、書込み命令信号は制御線10を通じ、入力データ信
号は信号線11を通じてそれぞれ供給され、出力データ
信号は信号線12より出力され、更に各CTDll,l
2,・・・−・・・1nへ書込むデータ信号は共通の入
力信号線13に供給される。CTDll,l2,・・・
・・・1n内での信号電荷の転送方向を矢印14で示す
。一例として各CTDl,,l,,・・・・・・1nか
らの出力データ信号を読出し、続いて新しい入カデータ
信号を書込む場合の動作を説明する。n個のCTDl,
,l,,・・・・・・1n内の信号電荷はCTDクロツ
クパルスに従つてCTDll,l2,・・・・・・1n
内を転送され、出力可能な位置に達し蓄積される。スイ
ツチ4,,42,・・・・・・4nはそれぞれ互いに重
ならない位相φ。′,φ♂′,・・・・・・φ0nで開
閉され、CTDl,,l,,・・・・・・1nの出力信
号電荷は電荷再生回路21,22,・・・・・・2nで
再生してデータ信号として入出力回路6へ送られる。す
なわちCTDl,の出力信号電荷は位相φ。′で電荷再
生回路21に入り、その出力データ信号も位相φ。′で
入出力回路6に入る。CTDl,の出力は位相φ♂′で
電荷再生回路2,を通して入出力回路6に入る等、各C
TDll,l2,・・・・・・1nの出力はスイツチ4
1,4,,・・・・・・4nの開閉の位相に従つて順次
位相をずらして出力される。各再生回路21,22,・
・・・・・2nの出力データ信号は論理ゲート7により
論理和をとることにより各CTDll,l,,・・・・
・・1nの出力がそれぞれ位相φ♂,φ♂′,・・・・
・・φ0nで時系列的に制御回路8に入力される。出力
データ信号の読出しは制御線9において読出し命令が6
ビのときに、信号線12に出力データ信号が出力される
ことによつて行なわれる。入力データ信号の書込みは制
御線10において書込み命令を゛1″とし、入力データ
信号を信号線11から入力することによりCTDl,,
l2,・・・・・・1nへの書込み信号線13に入力デ
ータ信号が入る。入力位相制御スイツチ31,32,・
・・・・・3nはそれぞれ互いに重ならない位相φ1′
,φ1″,・・・・・・φ1nで開閉し、入力信号線1
3内の入力データ信号に従つてそれぞれCTDll,l
,,・・・・・・1nに信号電荷を入力する。もし書込
み命令が入らなければ各CTDll,l2,・・・・・
・1nから出力されたデータ信号は再び同じCTDl,
,l2,・・・・・・1nに書込まれ、データ信号はC
TDll,l,,・・・・・・1n内で循環しながら保
持される。CTDl,,l,,・・・・・・1n出力の
位相φ。′,φo″,・・・・・・φ0nと入力の位相
φ1′,φ1″,・・・・・・φ1nとがそれぞれ対応
すればCTDllの出力データ信号は同じCTDllに
再書込みされる。しかし1個のCTDの入力と出力との
位相は同じに限ることはないことは明らかである。第3
図はこの発明の多量化方式の具体的実施例として4相駆
動のCCD4個を1入出力回路で多重化した例を示す。
図示した4相駆動CCDは電極下のポテンシヤルの井戸
内の信号電荷の有無を情報として4相の駆動パルスによ
るポ子ンシヤルの井戸の移動とともに信号電荷を転送す
る。CCDのチヤネル20,〜204を信号電荷は矢印
の力向に転送され、チヤネル201〜204へ信号電荷
は拡散層21,〜214を通じ入力され、チヤネル20
1〜204の出力信号電荷はフローテイング拡散層22
1〜224電位変化としてそれぞれ検出され、これ等電
位変化は再生回路231〜234に増幅されて信号電荷
が再生される。それぞれ4相CCDの駆動パルスφ,,
φ2,φ3,φ4はゲート電極24〜2Tより加えられ
、φ2,φ4を加える電極25,27は蓄積電極、φ,
,φ3を加える電極24,26は転送電極であり、チヤ
ネル201〜204に共通に用いられる。ゲート電極2
9,〜294はそれぞれチヤネル201〜204に互い
に重ならない位相φ,1〜φ,4で信号電荷を入力する
ためのもので第2図におけるスイツチ3,〜3nの役割
をする。ゲート電極30,〜304はチヤネル20,〜
204から互いに重ならない位相φ。1〜φ04で信号
電荷を出力するためのもので第2図におけるスイツチ4
1〜4nの役割をすると共に蓄積電極の役割も兼ねる。
されS/Nの悪化した信号電荷は電荷再生回路2,,2
2,・・・・・・2nで再生される。CTDll,l2
,・・・・・・1nの各々への入力はスイツチ31,3
2,・・・・・・3nの制御位相で決まり、CTDll
,l2,・・・・・・1nからの出力の位相はスイツチ
41,4,,・・・・・・4nで決まる。電荷再生回路
2,〜2nよりの再生されたデータ信号は信号線51〜
5nを通じて入出力回路6に共通に供給される。入出力
回路6は各電荷再生回路21,22・・・・・・2nで
再生されたデータ信号の論理和をとる回路7としデータ
信号の読み書き制御を行なう制御回.路8とからなる。
入出力回路6において読み出し命令信号は制御線9を通
じ、書込み命令信号は制御線10を通じ、入力データ信
号は信号線11を通じてそれぞれ供給され、出力データ
信号は信号線12より出力され、更に各CTDll,l
2,・・・−・・・1nへ書込むデータ信号は共通の入
力信号線13に供給される。CTDll,l2,・・・
・・・1n内での信号電荷の転送方向を矢印14で示す
。一例として各CTDl,,l,,・・・・・・1nか
らの出力データ信号を読出し、続いて新しい入カデータ
信号を書込む場合の動作を説明する。n個のCTDl,
,l,,・・・・・・1n内の信号電荷はCTDクロツ
クパルスに従つてCTDll,l2,・・・・・・1n
内を転送され、出力可能な位置に達し蓄積される。スイ
ツチ4,,42,・・・・・・4nはそれぞれ互いに重
ならない位相φ。′,φ♂′,・・・・・・φ0nで開
閉され、CTDl,,l,,・・・・・・1nの出力信
号電荷は電荷再生回路21,22,・・・・・・2nで
再生してデータ信号として入出力回路6へ送られる。す
なわちCTDl,の出力信号電荷は位相φ。′で電荷再
生回路21に入り、その出力データ信号も位相φ。′で
入出力回路6に入る。CTDl,の出力は位相φ♂′で
電荷再生回路2,を通して入出力回路6に入る等、各C
TDll,l2,・・・・・・1nの出力はスイツチ4
1,4,,・・・・・・4nの開閉の位相に従つて順次
位相をずらして出力される。各再生回路21,22,・
・・・・・2nの出力データ信号は論理ゲート7により
論理和をとることにより各CTDll,l,,・・・・
・・1nの出力がそれぞれ位相φ♂,φ♂′,・・・・
・・φ0nで時系列的に制御回路8に入力される。出力
データ信号の読出しは制御線9において読出し命令が6
ビのときに、信号線12に出力データ信号が出力される
ことによつて行なわれる。入力データ信号の書込みは制
御線10において書込み命令を゛1″とし、入力データ
信号を信号線11から入力することによりCTDl,,
l2,・・・・・・1nへの書込み信号線13に入力デ
ータ信号が入る。入力位相制御スイツチ31,32,・
・・・・・3nはそれぞれ互いに重ならない位相φ1′
,φ1″,・・・・・・φ1nで開閉し、入力信号線1
3内の入力データ信号に従つてそれぞれCTDll,l
,,・・・・・・1nに信号電荷を入力する。もし書込
み命令が入らなければ各CTDll,l2,・・・・・
・1nから出力されたデータ信号は再び同じCTDl,
,l2,・・・・・・1nに書込まれ、データ信号はC
TDll,l,,・・・・・・1n内で循環しながら保
持される。CTDl,,l,,・・・・・・1n出力の
位相φ。′,φo″,・・・・・・φ0nと入力の位相
φ1′,φ1″,・・・・・・φ1nとがそれぞれ対応
すればCTDllの出力データ信号は同じCTDllに
再書込みされる。しかし1個のCTDの入力と出力との
位相は同じに限ることはないことは明らかである。第3
図はこの発明の多量化方式の具体的実施例として4相駆
動のCCD4個を1入出力回路で多重化した例を示す。
図示した4相駆動CCDは電極下のポテンシヤルの井戸
内の信号電荷の有無を情報として4相の駆動パルスによ
るポ子ンシヤルの井戸の移動とともに信号電荷を転送す
る。CCDのチヤネル20,〜204を信号電荷は矢印
の力向に転送され、チヤネル201〜204へ信号電荷
は拡散層21,〜214を通じ入力され、チヤネル20
1〜204の出力信号電荷はフローテイング拡散層22
1〜224電位変化としてそれぞれ検出され、これ等電
位変化は再生回路231〜234に増幅されて信号電荷
が再生される。それぞれ4相CCDの駆動パルスφ,,
φ2,φ3,φ4はゲート電極24〜2Tより加えられ
、φ2,φ4を加える電極25,27は蓄積電極、φ,
,φ3を加える電極24,26は転送電極であり、チヤ
ネル201〜204に共通に用いられる。ゲート電極2
9,〜294はそれぞれチヤネル201〜204に互い
に重ならない位相φ,1〜φ,4で信号電荷を入力する
ためのもので第2図におけるスイツチ3,〜3nの役割
をする。ゲート電極30,〜304はチヤネル20,〜
204から互いに重ならない位相φ。1〜φ04で信号
電荷を出力するためのもので第2図におけるスイツチ4
1〜4nの役割をすると共に蓄積電極の役割も兼ねる。
その他第2図と同一符号は同様の機能のものである。第
4図は第3図に示す実施例の動作を説明するためのタイ
ムチヤートであり、φ1,φ2,φ3,φ4はCCD,
駆動パルス波形で、高レベルのとき信号電荷が蓄積され
る。
4図は第3図に示す実施例の動作を説明するためのタイ
ムチヤートであり、φ1,φ2,φ3,φ4はCCD,
駆動パルス波形で、高レベルのとき信号電荷が蓄積され
る。
(AOl,φ02,φ03,φ04はチヤネル20,〜
204からの信号電荷の出力の位相を制御するパルス波
形、φ,1,φ,2,φ13,φ14は入力の位相Fh
l脚をするパルス波形、Rは読出し命令パルス波形、W
は書込み命令パルス波形であり高レベルのとき対応する
ゲートが開く。DOutは出力データ信号波形、Din
は入力データ信号波形であり、高レベルのとぎ1’’状
態を表わす。時刻T。
204からの信号電荷の出力の位相を制御するパルス波
形、φ,1,φ,2,φ13,φ14は入力の位相Fh
l脚をするパルス波形、Rは読出し命令パルス波形、W
は書込み命令パルス波形であり高レベルのとき対応する
ゲートが開く。DOutは出力データ信号波形、Din
は入力データ信号波形であり、高レベルのとぎ1’’状
態を表わす。時刻T。
において4個のチヤネル201〜204の最後のφ4電
極下にある信号電荷は、時刻tlでφol〜φ04パル
スが入り、時刻T2でφ4パルスが切れると、電極30
,〜304下に転送され蓄えられる。時刻T3でφ。1
パルスが切れると、チヤネル201においてはフローテ
イング拡散層221に信号電荷が入り、フローテイング
拡散層22,の電位が変化し、この変化を電荷再生回路
231によつてデータ信号として論理ゲートTを通して
入出力制御回路Sに入力される。
極下にある信号電荷は、時刻tlでφol〜φ04パル
スが入り、時刻T2でφ4パルスが切れると、電極30
,〜304下に転送され蓄えられる。時刻T3でφ。1
パルスが切れると、チヤネル201においてはフローテ
イング拡散層221に信号電荷が入り、フローテイング
拡散層22,の電位が変化し、この変化を電荷再生回路
231によつてデータ信号として論理ゲートTを通して
入出力制御回路Sに入力される。
このとき読出し命令Rが高レベルになればその期間出力
信号線12にデータ信号が出力される。時刻T4では入
力位相制御パルスφ1’が入り、このとき書込み命令W
が高レベルになればデータ入力信号Dinのレベルに従
つて入力拡散層211を通してチヤネル201の最初の
φ2電極下に信号電荷が注入される。もし書込み命令W
が低レベルであれば、論理ゲートTの出力データ信号が
入出力制御回路S及び入力信号線13を通して拡散層2
1,から入力される。時刻T,でチヤネル201からの
読出し、書込みが完了する。チヤネル202へのデータ
信号の読み書きは時刻T,,t6で、チヤネル203へ
のデータ信号の読み書きは時刻T7,t8で、チヤネル
204へのデータ信号の読み書きは時刻T,,t,Oで
同様にして行なわれ、時刻Tllまでに4個のチヤネル
からの読み書きの1サイクルが完了する。時刻T,,で
φ4パルスが入り、時刻T,2ではパルスφ・3が入り
、時刻Tl3でφ2パルスが切れると、信号電荷はφ2
電極下からφ4電極下に転送される。以後同様の動作を
くり返し、CCD駆動パルスの1周期毎に4個のCCD
チヤネルを1個の入出力回路で多重化してデータ信号の
入出力を行なう。第3図に示すCCDへの適用例におい
ては4相駆動のCCDに限ることはなく、また多重化す
るCCD個数も4個に限らないことは明らかである。別
の実施例として第1図に示した従来の方式により多重化
したCCDの電荷再生回路を第3図に示したこの発明の
方式により更に入出力回路で多重化して入出力制御する
ことも可能である。例えば第5図は電荷再生回路を2重
化し、さらにその2重化された電荷再生回路の4個を単
一の入出力回路で4重化した例を示す。401,402
,・・・・・・408はCCDチヤネルである。
信号線12にデータ信号が出力される。時刻T4では入
力位相制御パルスφ1’が入り、このとき書込み命令W
が高レベルになればデータ入力信号Dinのレベルに従
つて入力拡散層211を通してチヤネル201の最初の
φ2電極下に信号電荷が注入される。もし書込み命令W
が低レベルであれば、論理ゲートTの出力データ信号が
入出力制御回路S及び入力信号線13を通して拡散層2
1,から入力される。時刻T,でチヤネル201からの
読出し、書込みが完了する。チヤネル202へのデータ
信号の読み書きは時刻T,,t6で、チヤネル203へ
のデータ信号の読み書きは時刻T7,t8で、チヤネル
204へのデータ信号の読み書きは時刻T,,t,Oで
同様にして行なわれ、時刻Tllまでに4個のチヤネル
からの読み書きの1サイクルが完了する。時刻T,,で
φ4パルスが入り、時刻T,2ではパルスφ・3が入り
、時刻Tl3でφ2パルスが切れると、信号電荷はφ2
電極下からφ4電極下に転送される。以後同様の動作を
くり返し、CCD駆動パルスの1周期毎に4個のCCD
チヤネルを1個の入出力回路で多重化してデータ信号の
入出力を行なう。第3図に示すCCDへの適用例におい
ては4相駆動のCCDに限ることはなく、また多重化す
るCCD個数も4個に限らないことは明らかである。別
の実施例として第1図に示した従来の方式により多重化
したCCDの電荷再生回路を第3図に示したこの発明の
方式により更に入出力回路で多重化して入出力制御する
ことも可能である。例えば第5図は電荷再生回路を2重
化し、さらにその2重化された電荷再生回路の4個を単
一の入出力回路で4重化した例を示す。401,402
,・・・・・・408はCCDチヤネルである。
チヤネル40,,403,405,40,はφ4パルス
の切れるタイミングで電荷再生回路に向けて信号電荷が
出力さ札チヤネル402,404,406,40sはψ
2パルスの切れるタイミングで電荷再生回路に出力され
る。またチヤネル401,402の出力信号電荷はφo
lの位相で電荷再生回路41,に入力され、φ2とφ4
で時分割的に再生されて論理和をとる論理ゲートTを通
して入出力制御回路8に入る。同様にチヤネル403,
404及び40,,406及び407,408の出力信
号電荷はそれぞれφ。2,φ03,φ。
の切れるタイミングで電荷再生回路に向けて信号電荷が
出力さ札チヤネル402,404,406,40sはψ
2パルスの切れるタイミングで電荷再生回路に出力され
る。またチヤネル401,402の出力信号電荷はφo
lの位相で電荷再生回路41,に入力され、φ2とφ4
で時分割的に再生されて論理和をとる論理ゲートTを通
して入出力制御回路8に入る。同様にチヤネル403,
404及び40,,406及び407,408の出力信
号電荷はそれぞれφ。2,φ03,φ。
4の位相で電荷再生回路412,413,414に入力
され、位相φ2とφ4で時分割的に再生され、論理ゲー
トモ刀驕B 各チヤネルへのデ一 !夕信号の入力の場合は共通の入
力信号線13内に時分割的に書込み信号を通し、入力位
相制御のゲート電極に加えるパルスφ11,φ12,φ
13,φ14及び各チヤネル401〜403の最初の駆
動電極φ2,φ4の位相に従つて時分割的に入力される
。このように電荷再生回路の多重化とこの発明による入
出力回路の多重化を組合せることにより、周辺回路の減
少を図ることができる。また以上の例では電荷再生回路
への入力位相をかえて時分割的な動作を可能にしたが、
電荷再生回路への入力位相は同一とし、電荷再生回路内
で遅延をかけて電荷再生回路からの出力の位相を順次変
更して時分割的に出力することも可能である。
され、位相φ2とφ4で時分割的に再生され、論理ゲー
トモ刀驕B 各チヤネルへのデ一 !夕信号の入力の場合は共通の入
力信号線13内に時分割的に書込み信号を通し、入力位
相制御のゲート電極に加えるパルスφ11,φ12,φ
13,φ14及び各チヤネル401〜403の最初の駆
動電極φ2,φ4の位相に従つて時分割的に入力される
。このように電荷再生回路の多重化とこの発明による入
出力回路の多重化を組合せることにより、周辺回路の減
少を図ることができる。また以上の例では電荷再生回路
への入力位相をかえて時分割的な動作を可能にしたが、
電荷再生回路への入力位相は同一とし、電荷再生回路内
で遅延をかけて電荷再生回路からの出力の位相を順次変
更して時分割的に出力することも可能である。
以上説明したように、この発明によればCTDの駆動パ
ルスの相数にかかわりなく任意数のCTD二におけるデ
ータ信号の読出し、書込み、再入力の制御を単一の入出
力回路で行なうことができ、また電荷再生回路を多重化
した従来方式の場合に生じる電荷再生回路の動作マージ
ンの低下を防ぐことができるため、電荷再生回路そのも
のを簡単化Zすることもできる。また同時駆動のCTD
数を増し、入出力端子からみた記憶容量を増加しても、
1個のCTD内に蓄えられる情報量を一定とすれば、C
TDの駆動パルスの周波数を上げなくても入出力回路へ
の位相分割数を増すのみでアクセス時間は低下せず、出
力データ列を増すことができる。以上のことからこの発
明を適用したCTDを含む半導体装置においてはCTD
の性能を向上させながら周辺回路の占有面積の縮小化、
半導体チツプの高密度化が図れ、その結実装置の小型化
、高速化、低廉化に寄与できる利点がある。
ルスの相数にかかわりなく任意数のCTD二におけるデ
ータ信号の読出し、書込み、再入力の制御を単一の入出
力回路で行なうことができ、また電荷再生回路を多重化
した従来方式の場合に生じる電荷再生回路の動作マージ
ンの低下を防ぐことができるため、電荷再生回路そのも
のを簡単化Zすることもできる。また同時駆動のCTD
数を増し、入出力端子からみた記憶容量を増加しても、
1個のCTD内に蓄えられる情報量を一定とすれば、C
TDの駆動パルスの周波数を上げなくても入出力回路へ
の位相分割数を増すのみでアクセス時間は低下せず、出
力データ列を増すことができる。以上のことからこの発
明を適用したCTDを含む半導体装置においてはCTD
の性能を向上させながら周辺回路の占有面積の縮小化、
半導体チツプの高密度化が図れ、その結実装置の小型化
、高速化、低廉化に寄与できる利点がある。
第1図は従来のCTDの多重化方式を示す図、第2図は
この発明によるCTD多重化力式の原理を示すプロツク
図、第3図はこの発明の多重化方式の実施例としての4
相駆動CCDを単一の入出力回路で多重化した場合を示
す図、第4図は第3図の実施例の動作を説明するための
タイムチヤート、第5図はこの発明の別の実施例として
電荷再生回路の2重化を含めたCTDの多重化方式を示
す図である。 011,012,20,〜204,401〜408:C
CDチヤネル、1,〜1n:CTDlO2,2ll〜2
14:信号電荷注入用拡散層、03,22,〜224:
信号電荷検出用フローテイング拡散層、04,21〜2
n,23,〜234,41,〜414:電荷再生回路、
31〜3n,291〜294:入力位相決定用スイツチ
又はゲート電極、41〜4n,301〜304:出力位
相決定用スイツチ又はゲート電極、05,8:入出力制
御回路、6:入出力回路、7:論理和をとるゲート。
この発明によるCTD多重化力式の原理を示すプロツク
図、第3図はこの発明の多重化方式の実施例としての4
相駆動CCDを単一の入出力回路で多重化した場合を示
す図、第4図は第3図の実施例の動作を説明するための
タイムチヤート、第5図はこの発明の別の実施例として
電荷再生回路の2重化を含めたCTDの多重化方式を示
す図である。 011,012,20,〜204,401〜408:C
CDチヤネル、1,〜1n:CTDlO2,2ll〜2
14:信号電荷注入用拡散層、03,22,〜224:
信号電荷検出用フローテイング拡散層、04,21〜2
n,23,〜234,41,〜414:電荷再生回路、
31〜3n,291〜294:入力位相決定用スイツチ
又はゲート電極、41〜4n,301〜304:出力位
相決定用スイツチ又はゲート電極、05,8:入出力制
御回路、6:入出力回路、7:論理和をとるゲート。
Claims (1)
- 1 複数の電荷転送素子と、これ等電荷転送素子の信号
電荷を再生する電荷再生回路と、信号を入出力する入出
力回路とを含む半導体装置において、上記複数の電荷再
生回路の出力信号に互いに一定の位相差をもたせる手段
と、上記複数の電荷転送素子に互いに一定の位相差を有
する信号電荷を入力する手段とを備え、単一の入出力回
路を介して信号の入出力を行なうことを特徴とする電荷
転送素子の多重化方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51136571A JPS5948480B2 (ja) | 1976-11-12 | 1976-11-12 | 電荷転送素子の多重化方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51136571A JPS5948480B2 (ja) | 1976-11-12 | 1976-11-12 | 電荷転送素子の多重化方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5361237A JPS5361237A (en) | 1978-06-01 |
JPS5948480B2 true JPS5948480B2 (ja) | 1984-11-27 |
Family
ID=15178361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51136571A Expired JPS5948480B2 (ja) | 1976-11-12 | 1976-11-12 | 電荷転送素子の多重化方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5948480B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61190291A (ja) * | 1985-02-15 | 1986-08-23 | Sumitomo Electric Ind Ltd | 板状ヒ−トパイプ |
JPS61149665U (ja) * | 1985-03-01 | 1986-09-16 | ||
JPS61161583U (ja) * | 1985-03-23 | 1986-10-06 | ||
JPH07505703A (ja) * | 1992-04-22 | 1995-06-22 | スンキョン インダストリーズ カンパニー リミテッド | 板状熱交換器 |
-
1976
- 1976-11-12 JP JP51136571A patent/JPS5948480B2/ja not_active Expired
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61190291A (ja) * | 1985-02-15 | 1986-08-23 | Sumitomo Electric Ind Ltd | 板状ヒ−トパイプ |
JPS61149665U (ja) * | 1985-03-01 | 1986-09-16 | ||
JPS61161583U (ja) * | 1985-03-23 | 1986-10-06 | ||
JPH07505703A (ja) * | 1992-04-22 | 1995-06-22 | スンキョン インダストリーズ カンパニー リミテッド | 板状熱交換器 |
Also Published As
Publication number | Publication date |
---|---|
JPS5361237A (en) | 1978-06-01 |
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