JPS5947903A - 信号パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は信号パターン発生装置に係シ、特に、フェーズ
ロックループ制御系を一構成要素に含み、前記制御系に
入力される入力信号の位相に同期した信号パターンを発
生するのに好適な信号パターン発生装置に関する。

ある制御系を制御するだめの基準信号の位相に同期した
信号パターンを発生する信号パターン発生装置は、例え
ば浮上式鉄道に於ける１、１　＝アシンクロナスモータ
駆動車両の速度制御系に用いられている。

第１図には浮上式鉄道に於けるリニアシンク５ナスモー
タ駆動車両の速度制御系の構成図が示されている。図に
おいて、車両１の速度を指令するために階段状に変化す
る速度基準指令２が速度パターン発生器３に供給される
。速度パターン発生器３では前記速度基準指令に基づい
て滑らかな速度パターンを作成する。この速度パターン
は周波数パターン発生器４へ与えられ、速度パターンに
比例した周波数を有するＵ、Ｖ、Ｗ相からなる三相の周
波数パターンとして出力される。この周波数パターンは
位相差検出器５に供給される。位相差検出器５では車両
１の位置検出器６から得られた三相の車両位置信号７と
の位相差の検出が行なわれる。位相差検出器５の出力は
補償演算器８に与えられ、位相差に基づいた補償演算が
行なわれ、推力指令として掛算器９に供給される。又、
車両位置信号７は信号パターン発生装置１０に与えられ
、この車両位置信号７に同期した三相の正弦波パターン
として掛算器９に供給される。掛算器９では前記推力指
令と三相の正弦波パターンとの掛算を行なって三相の電
流パターンを作成し電力変換器１１に供給する。電力変
換器１１は電流パターンに基づいて推進コイル１２を通
電し車両１を駆動する。

車両１を円滑に走行させるためには、車両１の速度の脈
動を小さくシ、且つ推力指令の脈動を小さくすることが
必要とされる。又三相の正弦波パターンと車両１に積載
された界磁極との間の同期を取ることが必要とされる。

又車両位置信号７には各種の雑音成分が含まれているの
で雑音成分を除去することが必要とされる。

そこで、信号パターン発生装置１０としては、車両位置
信号の微変動を抑制し車両位置信号に同期した信号パタ
ーンを発生することができると共に、車両位置信号に含
まれる雑音成分を除去することができることが必要とさ
れる。

しかし、第１図に示される信号パターン発生装置１０は
、車両位置信号７０１周期の時間間隔を算出し、この１
周期間の平均周波数を算出し、この平均周波数に基づい
て三相の正弦波パターンを作成するようになっていた。

そのため、車両位置信号７に含まれる雑音を充分に除去
することができなかった。又、車両位置信号７の１周期
分の時間間隔から平均周波数を算出し三相の正弦波パタ
ーンを作成する方法では、車両位置信号７０１周期にし
か車両位置信号７０周波数が算出できないので、車両位
置信号７の１周期の時間間隔が長くなる車両速度が遅い
領域で三相の正弦波パターンの周波数の変化が車両の速
度変化に充分追従することができなかった。そのため、
車両速度に脈動を生じ乗シ心地を著しく損なうという欠
点があった。

そこで、車両位置信号の微変動を抑制し、且つ雑音を除
去することができるようにするために、フェーズロック
ルーズ（以下ＰＬＬと称する）制御系を位置構成要素に
含む信号パターン発生装置が用いられるようになった。

第２図には、一部にデジタル処理を含む単相交流信号の
位相検出器の構成図が示されている。この位相検出器は
位相比較器２２、低域Ｐ波器２３、Ｖ−Ｆ変換器２４、
カウンタ２５、デコーダ２６によ、？ＰＬＬが構成され
ている。そして単相交流信号ｆｌは、波形整形回路２１
によシ方形波に変換された後、位相比較器２２の一方の
入力端子に供給される。位相比較器２２の他方の入力端
子には方形波の帰還信号ｆ＋が供給される。そして位相
比較器２２では前記両信号の位相差の検出が行なわれる
。この位相差は単相交流信号ｆ、の２倍の周波数の方形
波となるが、これを低域Ｆ波器２３に供給することによ
！りＶ−Ｆ変換器２４には直流成分のみが供給される。

この直流信号でＶ−Ｆ変換器２４を駆動し、Ｖ−Ｆ変換
器２４の出力信号をカウンタ２５で分周することにより
カウンタ２５からは前記位相差に対応した出力位相θ。

が出力される。又、デコーダ２６からは出力位相θ０に
応じた帰還信号ｆ、が位相比較器２２に供給される。そ
して帰還信号ｆ、と単相交流信号ｆ、の周波数が一致す
るようにＰＬＬは動作し出力位相θ０により単相交流信
号の位相がわかる。

ととろで、第２図のように構成された位相検出器では、
位相比較器２２における位相比較が１８０度毎にしかで
きないこと、又単相交流信号ｆ、の２倍の周波数に対す
る低域沖波器２３を用いているために、単相交流信号ｆ
ｌの２倍以上の周波数で位相が変化した場合にはＰＬＬ
が追従できなくなる欠点があった。

この欠点を解消するために、第３図に示されるようなデ
ジタル位相検出器が提案されている。このデジタル位相
検出器は一部をデジタル処理するものでらって、単相−
２相変換器２７、位相差演算部２８、増幅器２９、Ｖ−
Ｆ変換器３０、カウンタ３１、ＲＯＭ３２、Ｄ−Ａ変換
器３３．３４で構成されている。

単相交流信号ｅ、は、単相−２相変換器２７に供給され
互いに９０度位相のずれた２相の正弦波信号ｅ１１＋ｅ
１ｍに変換される。これらの正弦波信号ｅＩＩ、ｅＩ！
は次式によって表わされる。

ｅ　Ｈ１＝　Ｅ　ＩｃＯ５θ＋　　　”’　”、”’　
”、”’　”’　、９．（ｔ）ｅｔｉ＝Ｅ＋ｓｉｎθｌ
　　・・・・・・・・・・・・・・・・・・・・・（匂
この２相の正弦波信号ｅｌｌｌｅＨはそれぞれ位相差演
算部２８に供給される。又位相差演算部２８の他の入力
端子には出力位相θｆに対応した同じく位相が９０度ず
れた２相の単位正弦波信号ｅｆｌ＋ｅｆ２が供給される
。これら２相の正弦波信号ｅｆｌ＋ｅｆ２は次式によっ
て表わされる。

ｅｔｔ：ωＳθｆ　　　・・・・・・・・・・・・・・
・・・・・・・・・・（３）ｅ、２＝ｓｉｎθｆ　　　
・・・・・・・・・・・・・・・・・・・・・・・・（
４）位相差演算部２８では前記２相の正弦波信号ｅ１１
　＋　ｅｌｍ　＊　ｅａｔ　ｌ　ｅｆ２に基づいて位相
差信号Δ０が演算される。この２組の２相の正弦波信号
の位相差Δθ＝θＩ−θ−は次式に基づいて算出される
。

すなわち、位相差Δθ＝０１−θｆの正弦波信号は次の
（５）式で示される。

Ｅ＋５ｉｎ（θ１−θｒ）＝Ｅｔｓｉｎθ、ｃｏｓθｔ
−Ｅ＋ＣＯ８θｔｓｉｎθｔ　　　　　”””（５）又
、Ｅ−は次の（６）式で示される。

Ｅ＋”＝　（Ｅｓ”Ｓ’９ｓ）”　＋（Ｂ％ｓｉｎθｔ
）！　　・・・・・・・・・・・・（６）前記（５）、
（６）式に前記（１）〜（４）式を代入すると位相差ｌ
θは次の（７）式で表わされる。

位相差演算部２８において前記（７）式に基づいた位相
差信号Δ０が演算される。前記位相差信号Δθは増幅器
２９に供給され、増幅器２９において所定の増幅度に増
幅されたあとＶ−Ｆ変換器３０に供給される。Ｖ−Ｆ変
換器３０に供給された信号は、増幅器出力信号に比例し
た周波数を有する信号に変換されカウンタ３１に供給さ
れる。

（９） カウンタ３１はＶ−Ｆ変換器３０の出力信号の波数をカ
ウントし、このカウント数をＲＯＭ３２とＤ−Ａ変換器
で構成された関数発生回路に供給する。このカウント数
は出力位相θｆに対応するものでアシ、出力位相ｏｆに
対応した９０度位相のずれた２相の単位正弦波ｅ１１．
ｅ１Ｂが関数発生回路によって作成され、これらの信号
が帰還信号として位相差演算部２８に供給される。

このように第３図に示される位相検出器においては、単
相交流信号ｅ、の位相に出力位相θ１が一致するように
動作するため、出力位相θｆによって、単相交流信号ｅ
、の位相を検出することができる。

ところで、第３図の位相検出器では、位相差演算部２８
に４つの信号を供給する必要がおること、又正弦波の瞬
時値から位相差を演算するために逆正弦関数の演算を必
要とするため演算時間が長くなる欠点があった。又、位
相差演算を行なうために２相の単位正弦波信号ｅｔｌ　
、　ｅｔＢを必要とし、しかもこれらの信号を発生させ
るための関数発生回、　　　　　　　　　　　　　（１
０）路を必要とする欠点があった。

本発明は前記従来の課題に鑑みて成されたものであシ、
その目的は、フェーズロックループ制御系の演算処理時
間の短縮が図れ、入力信号の位相の変化に対する追従性
の浸れた信号パターンを発生させることができる信号パ
ターン発生装置を提供することにある。

前記目的を達成するために本発明は、信号ノ（ターン発
生装置における処理を全てデジタル演算で行なうように
したことを特徴とする。

以下、図面に基づいて本発明の好適な実施例を説明する
。

第４図には本発明の好適な実施例としての構成図が示さ
れている。

本実施例における信号パターン発生装置は、ＰＬＬ制御
系に入力されるデジタル入力信号の周波数微変動を抑制
した周波数抑制信号を出力する周波数微変動抑制回路４
０と、前記周波数抑制信号の周波数に規制された周波数
で所定波形の信号パターンを出力する信号パターン発生
回路４２に（１１） よって構成されている。周波数微変動抑制回路４０は、
位相差検出部５０、増幅部５２、アドレス演算部５４、
極性判別部５６、ラッチ回路５８゜６０、リードオンリ
メモリ６２、比較器６４、クロックパルスゼネレータ６
６、カウンタ６８、アップダウンカウンタ７０から構成
されている。信号パターン発生回路４２は予め波形が格
納されたリードオンリメモリによって構成されている。

アップダウンカウンタ７０の出力信号である周波数抑制
信号７０８はＰＬＬ制御系の帰還信号として位相差検出
部５０に供給されると共に、アドレス信号として信号パ
ターン発生回路４２に供給される。又、位相差検出部５
０はＡ−Ｄ変換器７２に接続されておシ、信号パターン
発生回路４２はＤ−Ａ変換器７４に接続されている。な
お、これらの変換器はアナログ量の信号をデジタル処理
したあと再びアナログ量の信号に変換する場合に必要と
されるものである。

そして本実施例における信号パターン発生装置をリニア
シンクロナスモータ駆動車両の速度制御（１２） に用いた場合、Ａ−Ｄ変換器７２には、第５図に示され
る如く、連続位相検出器７６によシ得られる三相正弦波
のＵ相を基準とした連続位相信号７８が供給される。こ
の連続位相信号７８はＡ　−Ｄ変換器７２によってサン
プリングされデジタル信号として位相差検出部５０に供
給される。位相差検出部５０において、Ａ−Ｄ変換器７
２の出力信号とアップダウンカウンタ７０からの帰還信
号７０８との位相の偏差を求める演算が行なわれる。

位相差検出部５０によって演算された位相差の演算値は
増幅部５２に供給される。増幅部５２では所定の伝達関
数に従った演算処理がなされる。この伝達関数は次の（
８）式に示されるものでおる。

ここで、Ｋ、はループゲイン、Ｔｔは積分の割シ合いを
示すパラメータである。

上記（８）式に基づいた演算処理を行表うことによシ、
位相差に比例した量と位相差を積分した量が演算される
。すなわち位相差に比例した周波数が（１３） 求められる。

又、増幅部５２の演算処理によシ、連続位相信号に含ま
れる雑音を除去することができると共に、定常状態にお
いて連続位相信号と信号パターン発生装置の最終的出力
であるＤ−Ａ変換器７４の出力信号の位相とを一致させ
ることができる。

増幅部５２の演算値は極性判別部５６とアドレス演算部
５４に供給される。

極性判別部５６は増幅部５２の演算値の極性を判別する
ためのものであシ、増幅部５２の演算値の極性が正の場
合にはアップダウンカウンタ７０をアップカウントさせ
るための信号をラッチ、回路５８を介してアップダウン
カウンタ７０に供給する。又増幅部５２の演算値の極性
が負の場合にはアップダウンカウンタ７０をダウンカウ
ントさせるための信号を出力する。

アドレス演算部５４では、増幅部５２の演算値の絶対値
Ｖに基づきリードオンリメモリ６２のアドレスの値ａを
演算し、ラッチ回路６０を介してオンリメモリ６２の各
アドレスには一定周波数ｆ　、　ツクロックパルスゼネ
レータ６６の出力であるクロックパルスのパルス数をカ
ウントすべき上限値が格納されている。クロックパルス
ゼネレータ６６からは所定周期のパルス信号が出力され
、このパルス信号のパルス数はカウンタ６８によってカ
ウントされ比較器６４に供給される。又、リードオンリ
メモリ６２のアドレスａにはパルス数に対応した数値デ
ータＮ、が格納されておシ、アドレス演算部５４によっ
て所定のアドレスが指定されると、指定されたアドレス
に格納されている数値データＮＹが比較器６４にセット
される。そして、カウンタ６８の出力Ｎ、と数値データ
Ｎ７が等しくなったとき、比較器６４から１つのパルス
信号がアップダウンカウンタ７０に供給される。

アップダウンカウンタ７０は比較器６４の出力パルスを
カウントアツプ又はカウントダウンする。

そしてアップダウンカウンタ７０が比較器６４の出力パ
ルスをカウントする毎に帰還信号及びアドレス信号がそ
れぞれ位相差検出部５０と信号バタ（１５） 一ン発生回路４２に供給される。

一方、比較器６４の出力パルスはカウンタ６８のリセッ
ト信号として帰還され、カウンタ６８を・リセットする
。そのため、比較器６４の出力パルスは、数値データＮ
、とカウンタ６８のカウント数Ｎ、とが一致するタイミ
ングで出力される。又、位相差検出部５０、増幅部５２
、アドレス演算部５４、極性判別部５６の演算は一定周
期で行なわれているため、比較器６４にセットされる数
値データＮ７は増幅部５２の演算値の絶対値に応じて変
化するｄそのため比較器６４の出力パルスの周期も増幅
部５２の演算周期に対応したものとなる。

次に、リードオンリメモリ６２に格納する数値データＮ
、とアドレスのアドレス値ａ１増幅部５２の出力の絶対
値ｖ１クロックパルスゼネレータ６６の出力パルスの周
波数ｆ、との関係について述べる。

増幅部５２の出力の絶対値Ｖは連続位相信号の時々刻々
の周波数に相当したものである。そこで、絶対値Ｖの上
限を５００（Ｈｚ）、下限を０．１（１６） （Ｈｚ）、０．１（Ｈｚ）の分解能を持たせた場合、ア
ドレス値ａは次の（９）式に示される。

砧＝１０　・Ｖ　　　　　・・・・・・・・・・・・・
・・（９）このアドレス値ａは１から５０００までの整
数値を取る。

従って、アドレスａに格納される数値データＮ、は次の
００式で表わされる。

ここで、〔・〕はガラス記号である。

又、アップダウンカウンタ７００カウント範囲プダウン
カウンタ７０の出力パルスによシ規制さ７４から正弦波
信号を出力する場合であって、この正弦波の一周期を３
６０分割した場合には、アップダウンカウンタ７０のカ
ウント範囲はＯから３５９となる。なお、アップダウン
カウンタ７０（１７） の構成は、０から１減じる時はカウント値が３５９にな
るようにし、３５９に１加える場合にはカラ番地には位
相が０度に於ける正弦波の瞬時値を格納し、１番地には
位相が１度における正弦波の瞬時値を格納するというよ
うに、アドレスＮ１番地にはＮ、度の値に於ける正弦波
の瞬時値を格納する。すなわち、正弦波の１周期を３６
０分割した場合には０から３５９のアドレスには０度か
ら３５９度の正弦波の瞬時値が１度おきに格納されるこ
とになる。

一般に、信号パターン発生回路のり一ドオンリメモリに
格納する１周期分の正弦波の瞬時値の個数をＮ＝ＭＸ２
“　（Ｍ：正の整数、ｎ：自然数）に選んでも比例定数
を掛けるだけでリードオンリメモリのアドレスの値を出
力正弦波の位相の値に一致させることができる。

又信号パターン発生回路４２のリードオンリメモリに格
納する出力正弦波の１周期分の瞬時値の（１８） データの個数ＮをＮ＝ＭＸ２”　　（Ｍ：正の整数、ｎ
：自然数）とすることは、マイクロコンピュータ等によ
るデジタル演算で行なえば簡単に行なえ番地から７２０
番地までの各アドレスには電気角０．５度毎の正弦波の
瞬時値が格納されることになる。この場合アドレス信号
は対応する位相の値の２倍の値をとることになる。従っ
て、アドレス信号から位相を算出する場合には２で除算
する必要がある。ところがデジタル演算は２進法である
ため、これらの演算は簡単に行なえる。例えば、これら
の演算を浮動小数点表示の演算として行なう場合には、
指数部の値を１減じるだけで良いというように、指数部
の演算処理だけでアドレス信号から出力正弦波の位相を
簡単に求めることができる。

このように本実施例においてはアップダウンカウンタ７
０の出力に規制された周波数の正弦波がＤ−Ａ変換器７
４から出力される。

（１９） 本実施例によれば、信号パターン発生装置の演算が全て
デジタル処理されるので、アナログ演算回路で構成の場
合よシも全体の構成をコンパクト化することができる。

又、位相差検出部等は単に四則演算するだけで良いので
、位相差検出に要する演算時間が短縮できる。又、増幅
部の出力の極性によシ出力正弦波の位相に対応したリー
ドオンリメモリのアドレスをカウントアツプ又はカウン
トダウンして込るので、ＰＬＬ制御系の応答性を高める
ことができる。特に、連続位相信号の低周波域において
ＰＬＬを動作させることができるので、低周波域におい
ても精度の良いＰＬＬ制御系を構成することができる。

又さらに、リードオンリメモリに格納する出力正弦波の
１周期分の瞬時値の個数をＮ＝ＭＸ２“とじたことによ
シ、アドレス信号から位相を演算する場合でも容易に演
算が行なえ、必要とするプログラムのステップ数を少な
くでき、しかもプログラムを格納するリードオンリメモ
リのメモリ領域を節約することが出来る。

（２０） 第６図には、本発明の他の実施例としての構成図が示さ
れている。本実施例における信号パターン発生装置は、
第４図に示されるアドレス演算部５４、リードオンリメ
モリ６２の代わりに、カウント演算部８０を設けたもの
であって、増幅部５２の出力に基づいて直接比較器６４
にセットする数値データＮ、の値を算出するようにした
ものである。他の構成は第４図の場合と同様であるので
それらの説明は省略する。

本実施例によれば数値データＮ、を格納するためのリー
ドオンリメモリを必要としないという効果がある。

第７図には、本発明の他の実施例としての構成図が示さ
れている。本実施例における信号パターン発生装置は、
信号パターン発生回路の構成が第４図の場合と異なって
いる。すなわち本実施例における信号パターン発生回路
８２は、リードオンリメモリ８４，８６．８８を有し、
これらがそれぞれＤ−Ａ変換器９０，９２．９４に接続
されている。そしてリードオンリメモリ８４には連続位
（２１） 相信号の位相に対応した正弦波の瞬時値が格納されてお
シ、リードオンリメモリ８６には前記リードオンリメモ
リ８４に格納された正弦波の瞬時値よシも１２０度位相
の遅れた正弦波の瞬時値が格納されている。又リードオ
ンリメモリ８８には前記リードオンリメモリ８４に格納
された正弦波の瞬時値よシも２４０度位相の遅れた正弦
波の瞬時値がそれぞれ前記メモ！７８４．８６と同一の
アドレスに格納されている。

本実施例によれば、リードオンリメモリ８４に格納され
た正弦波を基準とした平衡三相正弦波を発生させること
ができる。

なお、第４図、第６図、第７図に示される実施例におい
て、位相差検出部５０．増幅部５２、アドレス演算部５
４、極性判別部５６、カウント演算部８０はマイクロコ
ンピュータ等によってデジタル演算されるブロックであ
るが、マイクロコンピュータとして必要とされるインタ
ーフェイス部は省略しである。

以上説明したように本発明によれば、信号バタ（２２） −ン発生装置における演算時間を短縮することができる
と共に、入力信号の位相の変化に対して追従性の憂れた
信号パターンを発生させることができるという優れた効
果がある。

【図面の簡単な説明】

第１図はリニアシンクロナスモータ駆動車両の速度制御
系の説明図、第２図、第３図は従来の位相検出器の構成
図、第４図は本発明の一実施例を示す構成図、第５図は
連続位相検出器の説明図、第６図は本発明の他の実施例
の構成図、第７図は本発明のさらに他の実施例としての
構成図である。 ４０・・・周波数微変動抑制回路、４２・・・信号パタ
ーン発生回路、５０・・・位相差検出部、５２・・・増
幅部、５４・・・アドレス演算部、５６・・・極性判別
部、６２゜８４．８６．８８・・・リードオンリメモリ
、６４・・・比較器、６６・・・クロックパルスゼネレ
ータ、６８（２３）

Claims (1)

【特許請求の範囲】
1. １．７二−ズロツクループ制御系を一構成要素に含み、
   前記制御系に入力される入力信号の位相に同期した信号
   パターンを発生する信号パターン発生装置において、フ
   ェーズロックループ制御系ニ入力されるデジタル入力信
   号の周波数微変動を抑制した周波数抑制信号を出力する
   周波数微変動抑制回路と、前記周波数抑制信号の周波数
   に規制された周波数で所定波形の信号パターンを出力す
   る信号パターン発生回路と、を有し、前記周波数微変動
   抑制回路は、デジタル入力信号と７エーズロツクループ
   制御系の帰還信号としての周波数抑制信号とを取シ込み
   両信号の位相の偏差をデジタル演算する位相差検出部と
   、位相差検出部の出力に対して所定の増幅演算を行なっ
   て位相の偏差に比例した周波数を算出する増幅演算部と
   、増幅演算部の算出値に応じた周波数のパルスを発生す
   る周波数変換部と、周波数変換部の出力パルスをカウン
   トしカウント値に応じた周波数抑制信号を出力するカウ
   ンタを含み、前記信号パターン発生回路は、予め波形が
   格納されたリードオンリメモリを含み、この信号パター
   ン発生回路では周波数抑制信号をアドレス信号として取
   シ込みこのアドレス信号に従ってリードオンリメモリを
   アクセスすることを特徴とする信号パターン発生装置。 ２、前記周波数微変動抑制回路は、前記増幅演算部によ
   る演算値の極性を判別し極性に応じた信号を出力する極
   性判別部を含み、前記カウンタは、前記極性判別部の一
   方の極性の出力によりアップカウントし他方の極性の出
   力によシダランカウントするアップダウンカウンタであ
   る特許請求の範囲第１項記載の信号パターン発生装置。 ３、前記リードオンリメそりには正弦波の瞬時値のデー
   タが格納されていることを特徴とする特許請求の範囲第
   １項記載の信号パターン発生装置。 ４、前記リードオンリメモリに格納されている瞬時値の
   データ数Ｎは、周波数抑制信号の所定の周期における電
   気角をＭとした場合、Ｎ＝ＭＸ２”（Ｍは正の整数、ｎ
   は自然数）である特許請求の範囲第１項記載の信号パタ
   ーン発生装置。