JPS5947476B2 - ゼツエンゲ−トガタデンカイコウカトランジスタ - Google Patents
ゼツエンゲ−トガタデンカイコウカトランジスタInfo
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- JPS5947476B2 JPS5947476B2 JP50156855A JP15685575A JPS5947476B2 JP S5947476 B2 JPS5947476 B2 JP S5947476B2 JP 50156855 A JP50156855 A JP 50156855A JP 15685575 A JP15685575 A JP 15685575A JP S5947476 B2 JPS5947476 B2 JP S5947476B2
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- Japan
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- 239000000758 substrate Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Description
【発明の詳細な説明】
本発明はバックゲート領域にコンタクトを持たないシリ
コン・オン・サファイア構造の絶縁ゲート形電界効果ト
ランジスタ（以下５０５−工ＧＦＥＴと略す）に関する
ものである。
コン・オン・サファイア構造の絶縁ゲート形電界効果ト
ランジスタ（以下５０５−工ＧＦＥＴと略す）に関する
ものである。
ＳＯＳ−ＩＧＦＥＴは、半導体バルクに形成された通常
のＩＧＦＥＴに比較すると、ＩＣを製作した場合素子間
の漏洩電流が殆んど無く、配線容量や、ドレイン又はソ
ースとグラウンド間の容量が非常に小さいという利点を
持つが、その反面パックゲートをフローティングで使わ
ざるを得ない場合が多い上に半導体層の厚みが小である
ため、バックゲート領域内の抵抗が高＜、バックゲート
領域に電位分布が生じやすいという欠点も持つている。
のＩＧＦＥＴに比較すると、ＩＣを製作した場合素子間
の漏洩電流が殆んど無く、配線容量や、ドレイン又はソ
ースとグラウンド間の容量が非常に小さいという利点を
持つが、その反面パックゲートをフローティングで使わ
ざるを得ない場合が多い上に半導体層の厚みが小である
ため、バックゲート領域内の抵抗が高＜、バックゲート
領域に電位分布が生じやすいという欠点も持つている。
この問題を、図面を参照しながら詳し＜説明する。第１
図はＮチャンネル形のＳＯＳ−ＩＧＦＥＴの動作時に於
ける空乏層の拡がり方を示したものであつて、図中、１
１は空乏層の端面、１２は空乏層内の電気力線を示して
いる。ソース１、ドレイン２、バックゲート領域３、誘
電体層４、ゲート電極５、絶縁性基板６は第２図以下の
図面に於いても共通の番号で示されている。図に示した
ように、空乏層内の電気力線はドレイン２及び絶縁ゲー
トに隣接する部分で密になつている。即ち、その部分の
電界が高くなつている。その為にドレイン電圧を高くす
ると、この部分で、二次イオン化とよばれる現象が生じ
、キャリアの増倍が起る。第２図に示したように、チャ
ンネル電流１３の電子がドレイン近傍の空乏層に到達す
ると、二次イオン化が起つて電子１４と正孔１５が新た
に発生する。ここで生じた電子１４はそのままドレイン
２に流れ込むが、正孔１４は電界に沿つて移動し、空乏
層端面を通過してバックゲート領域３の中をソースＩＶ
Ｃ向つて流れる。なお、チャンネル電流１３の電子がド
レインに流れ込むのはもちろんである。この正孔による
電流によつて高抵抗のバツクゲート領域に新たな電位が
生じ、それがＩＧｎπの動作を複雑による。その電位分
布は、バツクゲート領域をソースに対して順方向にバイ
アスし、その値はソース近傍からドレイン近傍に向つて
大きくなるように生ずるが、一般にバツクゲート領域が
順方向にバイアスされると、ＩＧＦＥＴの閾値電圧Ｖｔ
ｈを下げ、チヤンネル電流を増加させる為、増加したチ
ャンネル電流が二次イオン化を促進し、その結果チャン
ネル電流が更に増加するという循環が起るものである。
この現象のためにＩＧＦＥＴの動作は不安定となり、通
常の簡単なモデル式ではＩＧＦＥＴの動作を表わし得な
くなるので、ＬＳＩ等の回路シミユレーシヨンが困難と
なり、その設計に際して大きな障害となる。ＳＯＳ形Ｌ
ＳＩ現象の為にＩＧＦＥＴの動作の高速化高集積化がす
すめられているが、例えばチヤンネル長を３μ、Ｖｔｈ
を１ｖ程度に設計したＮチヤンネルＳＯＳ−ＩＧＦＥＴ
に於て、ドレイン電圧７ｖ程度ですでにこのような不安
定現象が生ずることがあり、常用される電源電圧が１０
ｖ程度であることを考えるとこの不安定現象発生の防止
がＳＯＳ−ＩＧＦＥＴ（ＤＬＳＩ化の要件であることは
容易に理解されるであろう。
図はＮチャンネル形のＳＯＳ−ＩＧＦＥＴの動作時に於
ける空乏層の拡がり方を示したものであつて、図中、１
１は空乏層の端面、１２は空乏層内の電気力線を示して
いる。ソース１、ドレイン２、バックゲート領域３、誘
電体層４、ゲート電極５、絶縁性基板６は第２図以下の
図面に於いても共通の番号で示されている。図に示した
ように、空乏層内の電気力線はドレイン２及び絶縁ゲー
トに隣接する部分で密になつている。即ち、その部分の
電界が高くなつている。その為にドレイン電圧を高くす
ると、この部分で、二次イオン化とよばれる現象が生じ
、キャリアの増倍が起る。第２図に示したように、チャ
ンネル電流１３の電子がドレイン近傍の空乏層に到達す
ると、二次イオン化が起つて電子１４と正孔１５が新た
に発生する。ここで生じた電子１４はそのままドレイン
２に流れ込むが、正孔１４は電界に沿つて移動し、空乏
層端面を通過してバックゲート領域３の中をソースＩＶ
Ｃ向つて流れる。なお、チャンネル電流１３の電子がド
レインに流れ込むのはもちろんである。この正孔による
電流によつて高抵抗のバツクゲート領域に新たな電位が
生じ、それがＩＧｎπの動作を複雑による。その電位分
布は、バツクゲート領域をソースに対して順方向にバイ
アスし、その値はソース近傍からドレイン近傍に向つて
大きくなるように生ずるが、一般にバツクゲート領域が
順方向にバイアスされると、ＩＧＦＥＴの閾値電圧Ｖｔ
ｈを下げ、チヤンネル電流を増加させる為、増加したチ
ャンネル電流が二次イオン化を促進し、その結果チャン
ネル電流が更に増加するという循環が起るものである。
この現象のためにＩＧＦＥＴの動作は不安定となり、通
常の簡単なモデル式ではＩＧＦＥＴの動作を表わし得な
くなるので、ＬＳＩ等の回路シミユレーシヨンが困難と
なり、その設計に際して大きな障害となる。ＳＯＳ形Ｌ
ＳＩ現象の為にＩＧＦＥＴの動作の高速化高集積化がす
すめられているが、例えばチヤンネル長を３μ、Ｖｔｈ
を１ｖ程度に設計したＮチヤンネルＳＯＳ−ＩＧＦＥＴ
に於て、ドレイン電圧７ｖ程度ですでにこのような不安
定現象が生ずることがあり、常用される電源電圧が１０
ｖ程度であることを考えるとこの不安定現象発生の防止
がＳＯＳ−ＩＧＦＥＴ（ＤＬＳＩ化の要件であることは
容易に理解されるであろう。
なお、半導体バルクに形成された通常の１０可πに於て
は、基体が大きく、抵抗が十分に低いので基体にコンタ
クトを設け適当な電位を与えることによつてＶｔｈの変
化を抑えることが出来、二次イオン化とチヤンネル電流
増加の循環による不安定現象は起きないので、このよう
な点が問題になることはなかつた。
は、基体が大きく、抵抗が十分に低いので基体にコンタ
クトを設け適当な電位を与えることによつてＶｔｈの変
化を抑えることが出来、二次イオン化とチヤンネル電流
増加の循環による不安定現象は起きないので、このよう
な点が問題になることはなかつた。
本発明の目的は、このような不安定現象の発生の無い、
特性の良好なＳＯＳ−ＩＧＦＥＴを得ることである。
特性の良好なＳＯＳ−ＩＧＦＥＴを得ることである。
この目的のため、本発明では、基板と電気的に絶縁され
た第１導電型の半導体層と、該半導体層に間隔を置いて
設けられた一対の第２導電型領域と、該第２導電型領域
の表面に誘電層を介して設けられたゲート電極と、該第
１導電型半導体領域内に、チヤンネルが誘起される前記
表面からは離れ一対の第２導電型領域の一方と重なり、
他方とは離れて設けられた高導電性領域とを有すること
を特徴とする絶縁ゲート形電界効果トランジスタとする
ものである。
た第１導電型の半導体層と、該半導体層に間隔を置いて
設けられた一対の第２導電型領域と、該第２導電型領域
の表面に誘電層を介して設けられたゲート電極と、該第
１導電型半導体領域内に、チヤンネルが誘起される前記
表面からは離れ一対の第２導電型領域の一方と重なり、
他方とは離れて設けられた高導電性領域とを有すること
を特徴とする絶縁ゲート形電界効果トランジスタとする
ものである。
以下本発明を図面に示した実施例に従つて詳細に説明す
る。
る。
第３図に本発明の実施例を示す。
このＳＯＳ−ＩＧＦＥＴは、サフアイア基板６にエピタ
キシヤル成長させたシリコン層に形成され、Ｎ型のソー
ス１、ドレイン２、Ｐ型のバツクゲート領域３、誘電体
４、ゲート電極５及びＰ型高濃度領域７よりなる。本発
明の特徴とするところは高濃度領域Ｔを設けた点にあり
、その位置はバツクゲート内にあつてチャンネルが誘起
される部分からは離れ、ソース領域と一部が重なりドレ
イン領域とは離れていることである。このような領域は
、例えば、適当なマスクを使用し、ボロンをイオン注入
することによつて形成しうる。この高濃度領域を設けた
効果は次のようなものである。
キシヤル成長させたシリコン層に形成され、Ｎ型のソー
ス１、ドレイン２、Ｐ型のバツクゲート領域３、誘電体
４、ゲート電極５及びＰ型高濃度領域７よりなる。本発
明の特徴とするところは高濃度領域Ｔを設けた点にあり
、その位置はバツクゲート内にあつてチャンネルが誘起
される部分からは離れ、ソース領域と一部が重なりドレ
イン領域とは離れていることである。このような領域は
、例えば、適当なマスクを使用し、ボロンをイオン注入
することによつて形成しうる。この高濃度領域を設けた
効果は次のようなものである。
第３図に示したＦＥＴに於て、例えば、バツクゲート領
域３に対し、高濃度領域７が厚さで１／１０、濃度で１
０００倍である場合を考えてみると、バツクゲート領域
３の抵抗は高濃度領域を設けない場合の１／１００程度
に低下している。このようなＩＧＦＥＴに於て、既述し
たような状況によつて空乏層内のシリコン原子が二次イ
オン化した場合、生じた正孔による電流は殆んど高濃度
領域を流れるが、その電気抵抗はきわめて低くなつてい
るので、バツクゲート領域の電位は全領域にわたつてほ
ぼ均一に保たれる。従つて二次イオン化とチヤンネル電
流増加の循環は起らず、安定な動作をするＳＯＳ−ＩＧ
ＦＥＴが得られる。この実施例の場合、高濃度領域とソ
ース領域の ．接合は、ＰＮ接合であるが、両者共十分
に高濃度であればオーミツクに近い状態となり、接合電
位は無視しうる。逆にこのような状態を実現することが
高濃度領域の濃度を定める基準となるものであるが、そ
の程度にまで高濃度化することが本発明の効果を得るた
めの必要条件ではない。また、ＮチヤンネルＩＧＦＥＴ
においてこの高濃度領域がＰ型である必要はなく、空乏
層の形状や耐圧を考慮した上でＮ型あるいは金属のよう
な導体とすることも可能である。次にこの高濃度領域の
設けられるべき位置について、説明する。この領域はソ
ース領域とほば等電位に保たれるものであるから、ソー
スに接して設けられることが望ましい。しかしながら、
ソース領域に極めて近接していれば、同様の目的が達せ
られる場合もある。この領域のドレイン側の終端の位置
は、その濃度が非常に高いところから、使用状態に卦け
るドレイン電圧に対する耐圧を得るために、ドレイン領
域に接することのないようにしなければならなぃ。
域３に対し、高濃度領域７が厚さで１／１０、濃度で１
０００倍である場合を考えてみると、バツクゲート領域
３の抵抗は高濃度領域を設けない場合の１／１００程度
に低下している。このようなＩＧＦＥＴに於て、既述し
たような状況によつて空乏層内のシリコン原子が二次イ
オン化した場合、生じた正孔による電流は殆んど高濃度
領域を流れるが、その電気抵抗はきわめて低くなつてい
るので、バツクゲート領域の電位は全領域にわたつてほ
ぼ均一に保たれる。従つて二次イオン化とチヤンネル電
流増加の循環は起らず、安定な動作をするＳＯＳ−ＩＧ
ＦＥＴが得られる。この実施例の場合、高濃度領域とソ
ース領域の ．接合は、ＰＮ接合であるが、両者共十分
に高濃度であればオーミツクに近い状態となり、接合電
位は無視しうる。逆にこのような状態を実現することが
高濃度領域の濃度を定める基準となるものであるが、そ
の程度にまで高濃度化することが本発明の効果を得るた
めの必要条件ではない。また、ＮチヤンネルＩＧＦＥＴ
においてこの高濃度領域がＰ型である必要はなく、空乏
層の形状や耐圧を考慮した上でＮ型あるいは金属のよう
な導体とすることも可能である。次にこの高濃度領域の
設けられるべき位置について、説明する。この領域はソ
ース領域とほば等電位に保たれるものであるから、ソー
スに接して設けられることが望ましい。しかしながら、
ソース領域に極めて近接していれば、同様の目的が達せ
られる場合もある。この領域のドレイン側の終端の位置
は、その濃度が非常に高いところから、使用状態に卦け
るドレイン電圧に対する耐圧を得るために、ドレイン領
域に接することのないようにしなければならなぃ。
更に、その効果を最大に発揮するためには、この領域は
ドレイン側空乏層にまで達して設けられることが望まし
い。深さ方向の位置に関しては、ゲート電圧によるチヤ
ンネルの制御に支障をきたす程度に浅くすることは出来
ず、通常のＳＯＳ形の場合、基板との界面付近に設ける
ことになる。現実のＳＯＳ−１ＧＦＥＴに於では、半導
体層の厚みは１μ程度なので、動作時の空乏層の深さ方
向の幅を０．８μ程度とすると、高濃度化しうる領域と
しては０．２μ程度しか残されていないことになる。こ
のように狭い範囲の不純物濃度を１０１０個／ＣｌｒＬ
３程度に高める手段としてはイメン打込みが実際的であ
る。
ドレイン側空乏層にまで達して設けられることが望まし
い。深さ方向の位置に関しては、ゲート電圧によるチヤ
ンネルの制御に支障をきたす程度に浅くすることは出来
ず、通常のＳＯＳ形の場合、基板との界面付近に設ける
ことになる。現実のＳＯＳ−１ＧＦＥＴに於では、半導
体層の厚みは１μ程度なので、動作時の空乏層の深さ方
向の幅を０．８μ程度とすると、高濃度化しうる領域と
しては０．２μ程度しか残されていないことになる。こ
のように狭い範囲の不純物濃度を１０１０個／ＣｌｒＬ
３程度に高める手段としてはイメン打込みが実際的であ
る。
例えばシリコンに対しボロンを６５０ＫｅＶで打込めば
、表面から］．０８μの位置を中心に、ほぼ０．１μの
厚さで分布する。このような条件がより緩やかであつて
、他の手段、例えば熱拡散やエピキシヤル成長によ０て
同様の構造が得られた場合にも、前述したような効果が
期待できるのはもちろんである。本発明の別の実施例と
して、第４図に示したように、高濃度領域７をソース領
域表面まで延長し、両者に共通なコンタクトを設けた場
合をあげることが出来る。
、表面から］．０８μの位置を中心に、ほぼ０．１μの
厚さで分布する。このような条件がより緩やかであつて
、他の手段、例えば熱拡散やエピキシヤル成長によ０て
同様の構造が得られた場合にも、前述したような効果が
期待できるのはもちろんである。本発明の別の実施例と
して、第４図に示したように、高濃度領域７をソース領
域表面まで延長し、両者に共通なコンタクトを設けた場
合をあげることが出来る。
更にバツクゲート領域にコンタクトを設け、所望の電位
を与え得る構造としたＳＯＳ形のＩＧＦＥＴに於ても、
バツクゲート領域に設けた高導電領域を外部に延長し、
そこにコンタクトを設けることによつて、バツクゲート
領域の電位分布を無くし、本発明と類似した効果を得る
ことができる。
を与え得る構造としたＳＯＳ形のＩＧＦＥＴに於ても、
バツクゲート領域に設けた高導電領域を外部に延長し、
そこにコンタクトを設けることによつて、バツクゲート
領域の電位分布を無くし、本発明と類似した効果を得る
ことができる。
以上の説明はＮチヤンネルＳＯＳ−１ＧＦＥＴにおいて
行つたが本発明の技術範囲は、この場合のみに限定され
るものではなく、ＰチヤンネルのＳＯＳ−１ＧＦＥＴに
実施した場合や、一般的に絶縁性基板上に被着した半導
体層に形成したＩＧＦＥＴに実施した場合、半導体バル
クの一部を絶縁物の層でアィソレートした領域に形成し
たＩＧＦＥＴに実施した場合にも及ぶものである。
行つたが本発明の技術範囲は、この場合のみに限定され
るものではなく、ＰチヤンネルのＳＯＳ−１ＧＦＥＴに
実施した場合や、一般的に絶縁性基板上に被着した半導
体層に形成したＩＧＦＥＴに実施した場合、半導体バル
クの一部を絶縁物の層でアィソレートした領域に形成し
たＩＧＦＥＴに実施した場合にも及ぶものである。
第１図はＮチヤンネルＳＯＳ−１ＧＦＥＴの空乏層の拡
がりを示す図、第２図は二次イオン化によつて生じた電
子と正孔の移動の様子を示す図、第３図は本発明の実施
例のトランジスタ断面図、第４図は別な本発明実施例の
断面図である。 図中、１はソース、２はドレイン、３はバツクゲート領
域、４は誘電体層、５はゲート電極、６は絶縁性基板、
７は高濃度領域、１１は空乏層の端面を示す。
がりを示す図、第２図は二次イオン化によつて生じた電
子と正孔の移動の様子を示す図、第３図は本発明の実施
例のトランジスタ断面図、第４図は別な本発明実施例の
断面図である。 図中、１はソース、２はドレイン、３はバツクゲート領
域、４は誘電体層、５はゲート電極、６は絶縁性基板、
７は高濃度領域、１１は空乏層の端面を示す。
Claims (1)
- １ 基板と電気的に絶縁された第１導電型半導体層と、
該半導体層に間隔を置いて設けられた一対の第２導電型
領域と、該第２導電型領域の間の第１導電型半導体領域
の表面に誘電層を介して設けられたゲート電極と、該第
１導電型半導体領域内に、チャンネルが誘起される前記
表面からは離れ、一対の第２導電型領域の一方と重なり
、該一方の領域と接触する金属電極と接触し、他方の第
２導電型領域と第１導電領域のつくる空乏層端まで延在
し、他方の第２導電型領域とは離れて設けられた高導電
性領域とを有する絶縁ゲート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50156855A JPS5947476B2 (ja) | 1975-12-27 | 1975-12-27 | ゼツエンゲ−トガタデンカイコウカトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50156855A JPS5947476B2 (ja) | 1975-12-27 | 1975-12-27 | ゼツエンゲ−トガタデンカイコウカトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5280784A JPS5280784A (en) | 1977-07-06 |
| JPS5947476B2 true JPS5947476B2 (ja) | 1984-11-19 |
Family
ID=15636841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50156855A Expired JPS5947476B2 (ja) | 1975-12-27 | 1975-12-27 | ゼツエンゲ−トガタデンカイコウカトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947476B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571068A (en) * | 1978-11-22 | 1980-05-28 | Nec Corp | Mos transistor and its manufacturing method |
| JPS5571069A (en) * | 1978-11-22 | 1980-05-28 | Nec Corp | Sos mos transistor and its manufacturing process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
-
1975
- 1975-12-27 JP JP50156855A patent/JPS5947476B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51135373A (en) * | 1975-05-20 | 1976-11-24 | Agency Of Ind Science & Technol | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5280784A (en) | 1977-07-06 |
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