JPS5946559A - デイジタル位相計 - Google Patents
デイジタル位相計Info
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- JPS5946559A JPS5946559A JP15644782A JP15644782A JPS5946559A JP S5946559 A JPS5946559 A JP S5946559A JP 15644782 A JP15644782 A JP 15644782A JP 15644782 A JP15644782 A JP 15644782A JP S5946559 A JPS5946559 A JP S5946559A
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- Japan
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- circuit
- pulse
- square wave
- phase difference
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- Prior art date
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measuring Phase Differences (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２つの被測定電圧１例えば正弦波電圧の位相差
を測定するディジタル位相計に関する。
を測定するディジタル位相計に関する。
かかる位相差を測定するための計器として、従来から比
率計形の計器が知られているが、これは分解能が悪く、
精密な位相差の測定には適していない。そこで、位相差
を直接かつ高精度で測定するために、各種の電子式位相
計が提案されている。
率計形の計器が知られているが、これは分解能が悪く、
精密な位相差の測定には適していない。そこで、位相差
を直接かつ高精度で測定するために、各種の電子式位相
計が提案されている。
一般に、２つの正弦波の間の位相差は、次のような法則
にもとづいて求めることかできる。丁なわち、２つの正
弦波Ｖ□、ｖ２の位相差θと、その正弦波の周期Ｔ。と
、立上りの差Ｔ１．立下りの差Ｔ２ との間に存在する なる関係である。ここで、ｋは単位によって定葦る定数
で、ｄｅｇ目盛ならば３６０、ｒａｄ目盛ならば２πで
ある。
にもとづいて求めることかできる。丁なわち、２つの正
弦波Ｖ□、ｖ２の位相差θと、その正弦波の周期Ｔ。と
、立上りの差Ｔ１．立下りの差Ｔ２ との間に存在する なる関係である。ここで、ｋは単位によって定葦る定数
で、ｄｅｇ目盛ならば３６０、ｒａｄ目盛ならば２πで
ある。
第１図乃至第５図を参照して、従来の電子式位相計につ
いて説明する。第１図は、２つの正弦波Ｖ□ＩＶ２を整
形回路１，２で方形波Ｖ□、■２に整形し、コンデンサ
３，４を介してフリップフロップ５にセット人力Ｓおよ
びリセット人力Ｒとして与える位相計の構成例である。
いて説明する。第１図は、２つの正弦波Ｖ□ＩＶ２を整
形回路１，２で方形波Ｖ□、■２に整形し、コンデンサ
３，４を介してフリップフロップ５にセット人力Ｓおよ
びリセット人力Ｒとして与える位相計の構成例である。
このようにすると、方形波Ｖ□、ｖ２の立上りの時点で
７リツプフロツゾ５はセット、リセットされる。フリッ
プフロップ５０セツト出力Ｑの平均値Ｖθは、振幅をＶ
とすると となる。■、は位相角で、Ｖ二にである。
７リツプフロツゾ５はセット、リセットされる。フリッ
プフロップ５０セツト出力Ｑの平均値Ｖθは、振幅をＶ
とすると となる。■、は位相角で、Ｖ二にである。
ところが、第１図に示す位相計は方形波の立上りのみを
用いる構成なので、スライスレベルが異（３） なることによる誤差を生じる。
用いる構成なので、スライスレベルが異（３） なることによる誤差を生じる。
第２図の回路は第１図の構成例の欠点を克服するために
提案されたもので、排他的論理相同＆Ｉｉ６により構成
されている（％開昭４８−６８２８０ ）。
提案されたもので、排他的論理相同＆Ｉｉ６により構成
されている（％開昭４８−６８２８０ ）。
このような排他的論理和をとると、スライスレベルが異
なることによって方形波Ｖ□、ｖ２の立上り時点および
立下り時点が変化しても、立上りと立下りで逆方向に変
化するので、それらは互いに打ち消し合い第１図の回路
のような誤差は生じない。
なることによって方形波Ｖ□、ｖ２の立上り時点および
立下り時点が変化しても、立上りと立下りで逆方向に変
化するので、それらは互いに打ち消し合い第１図の回路
のような誤差は生じない。
なお、第２図の回路における位相角Ｖθ′は、第１図の
回路における位相角Ｖθの２倍になる。
回路における位相角Ｖθの２倍になる。
ところが、第２図に示す回路は位相の進み、遅れを判別
していないため、測定される位相差がスライスレベルの
異なることによる位相変化よりも大であるとぎは、スラ
イスレベルつ異なりによる誤差を補償しないことになる
。そのため、第２図に示す回路では小さな位相角の測定
が困難である。
していないため、測定される位相差がスライスレベルの
異なることによる位相変化よりも大であるとぎは、スラ
イスレベルつ異なりによる誤差を補償しないことになる
。そのため、第２図に示す回路では小さな位相角の測定
が困難である。
第３図は第２図に示す回路の欠点を克服するために提案
された位相差検出回路の回路□□□である（特公昭５２
−３４４６７）。第３図に示すように、方（４） 形波Ｖ□、ｖ２の立上り点および立下り点の位相差を検
出すると同時に、ＳＲ７リップフロップ７を動作させて
位相の進み、遅れを判別する。そして、方形波Ｖ□の位
相が進んでいるときは立上り点および立下り点の位相差
に対応する時間幅のＡルスをＴａｄに出力し、方形波Ｖ
１ の位相が遅れているときはＴｄｅに出力する。
された位相差検出回路の回路□□□である（特公昭５２
−３４４６７）。第３図に示すように、方（４） 形波Ｖ□、ｖ２の立上り点および立下り点の位相差を検
出すると同時に、ＳＲ７リップフロップ７を動作させて
位相の進み、遅れを判別する。そして、方形波Ｖ□の位
相が進んでいるときは立上り点および立下り点の位相差
に対応する時間幅のＡルスをＴａｄに出力し、方形波Ｖ
１ の位相が遅れているときはＴｄｅに出力する。
第３図に示す位相差検出回路の出力Ｔａｄ ＊ Ｔｄｅ
に可動線輪形の平均値指示形計器を取り付けると、アナ
ログ式位相計が得られる。しかし、これは感度があ１り
良くなく、高精度の測定が期待できない。他方、出力Ｔ
ａｄ ｐ Ｔｄｅの差電圧を平滑し、これによってディ
ジタル電圧計を動作させるとディジタル式位相計を得る
ことができる。しかし、方形波Ｖ１．Ｖ２が高周波のと
きは小さい時定数のフィルタで差電圧を平滑することか
できるが、商用電力のような低周波の電圧の位相差を測
定するときフィルタの時定数を相当大ぎいものにしなけ
ればならず、高精度の測定が期待できない。
に可動線輪形の平均値指示形計器を取り付けると、アナ
ログ式位相計が得られる。しかし、これは感度があ１り
良くなく、高精度の測定が期待できない。他方、出力Ｔ
ａｄ ｐ Ｔｄｅの差電圧を平滑し、これによってディ
ジタル電圧計を動作させるとディジタル式位相計を得る
ことができる。しかし、方形波Ｖ１．Ｖ２が高周波のと
きは小さい時定数のフィルタで差電圧を平滑することか
できるが、商用電力のような低周波の電圧の位相差を測
定するときフィルタの時定数を相当大ぎいものにしなけ
ればならず、高精度の測定が期待できない。
そこで、第３図に示す位相差検出回路を利用するディジ
タル位相計として、第４図および第５図１に示す構成の
ものが提案されている。
タル位相計として、第４図および第５図１に示す構成の
ものが提案されている。
第４図は位相差検出回路８ａ［ＰＬＬ（フエーズロツク
ルーゾ）回路９．１／２分周器１０等を組み合せたディ
ジタル位相計の構成図である。被測定電圧Ｖ １ｔ Ｖ
２は整形回路８ｂで方形波ｖ１．ｖ２に整形され、位
相差検出回路８ａ に与えられる。位相差検出回路８ａ
は第３図を参照してすでに説明したように、方形波ｖ１
の位相が進んでいるときはＴａｄに、遅れているとき
はＴｄｅにノξルスを出力し、その、ｏルスの時間幅は
方形波Ｖ□、ｖ２０位相差に対応する。ＰＬＬ回路９と
１／２分周器１０には方形波Ｖまたはｖ２が入力され、
それらの出力は第１のゲー）１１で論理積される。ここ
で、ＰＬＬ回路９は周波ｖｆの、ｅルスを入力して周波
数に／２・ｆの、ｅルスを出力するもので、１／２分周
器１０は入力されたノＲルスの１周期の時間幅（’ｒｏ
）の、Ｑルスを出力するものである。従って、第１のゲ
ート１１は時間ｌ陥Ｔ。の間だけ開き、ｋ／２の、ｅル
スを通過させる。
ルーゾ）回路９．１／２分周器１０等を組み合せたディ
ジタル位相計の構成図である。被測定電圧Ｖ １ｔ Ｖ
２は整形回路８ｂで方形波ｖ１．ｖ２に整形され、位
相差検出回路８ａ に与えられる。位相差検出回路８ａ
は第３図を参照してすでに説明したように、方形波ｖ１
の位相が進んでいるときはＴａｄに、遅れているとき
はＴｄｅにノξルスを出力し、その、ｏルスの時間幅は
方形波Ｖ□、ｖ２０位相差に対応する。ＰＬＬ回路９と
１／２分周器１０には方形波Ｖまたはｖ２が入力され、
それらの出力は第１のゲー）１１で論理積される。ここ
で、ＰＬＬ回路９は周波ｖｆの、ｅルスを入力して周波
数に／２・ｆの、ｅルスを出力するもので、１／２分周
器１０は入力されたノＲルスの１周期の時間幅（’ｒｏ
）の、Ｑルスを出力するものである。従って、第１のゲ
ート１１は時間ｌ陥Ｔ。の間だけ開き、ｋ／２の、ｅル
スを通過させる。
位相差検出回路８ａの出力Ｔａｄ ｓ Ｔｄｅは第２お
よび第３のゲート１２ 、１３に与えられ、第１のゲー
ト１１の出力と論理積される。加減算計数回路１４は第
２のゲート１２を通ったパルスを加算計数し、第３のゲ
ート１３を通ったパルスを減算計数し、これによって位
相差をディジタル的に求めている。
よび第３のゲート１２ 、１３に与えられ、第１のゲー
ト１１の出力と論理積される。加減算計数回路１４は第
２のゲート１２を通ったパルスを加算計数し、第３のゲ
ート１３を通ったパルスを減算計数し、これによって位
相差をディジタル的に求めている。
このように、第４図に示すディジタル位相計によれば、
被測定電圧が低周波であっても安定しているとぎは分解
度が高く、高精度の測定をすることができる。しかし１
周波数が大きく変化するときは、ＰＬＬ回路９のフィル
タの時定数をお１つ大きくできないために出力、６ルス
に粗密が現れ、測定精度が低下する。讐た、周波数が高
くなるとＰＬＬ回路９の出力の周波数はに／２倍となり
、分解度を上げることができないという欠点がある。
被測定電圧が低周波であっても安定しているとぎは分解
度が高く、高精度の測定をすることができる。しかし１
周波数が大きく変化するときは、ＰＬＬ回路９のフィル
タの時定数をお１つ大きくできないために出力、６ルス
に粗密が現れ、測定精度が低下する。讐た、周波数が高
くなるとＰＬＬ回路９の出力の周波数はに／２倍となり
、分解度を上げることができないという欠点がある。
第５図は位相差検出回路８ａ に／ぞルス発生器１５゜
時限器１６等を組み合せたディジタル位相計の構成図で
あり、第４図と同一要素は同一符号で示す。／ぐルス発
生器１５はクロック／ぞルスＣＬを発するもので、時限
器■６は一定時間Ｔ。の時間幅のノξルスを発するもの
である。クロックパルスＣＬと時間幅Ｔ。のパルスは第
１のゲート１１で論理積され、第２および第３のゲート
１２ 、１３に与えられる。
時限器１６等を組み合せたディジタル位相計の構成図で
あり、第４図と同一要素は同一符号で示す。／ぐルス発
生器１５はクロック／ぞルスＣＬを発するもので、時限
器■６は一定時間Ｔ。の時間幅のノξルスを発するもの
である。クロックパルスＣＬと時間幅Ｔ。のパルスは第
１のゲート１１で論理積され、第２および第３のゲート
１２ 、１３に与えられる。
このように、第５図のディジタル位相用によれば、位相
差検出回路８ａの出力Ｔａｄ ｙ Ｔｄｅと一定周波数
のクロック、ｅルスＣＬを測定時間Ｔ。のあいた論理積
し、その結果を加減算計数回路１４で計数するので、位
相差の測定ができる。しかし、被測定電圧の周波数が低
い場合には、時限器１６から出力される／ぞルスの時間
幅Ｔ。を小さく設定するとその時間幅Ｔ。に含まれる出
力Ｔａｄ、Ｔｄｅが少なくなり、出力Ｔａｄ、Ｔｄｅの
１回分の重みが増大する。その結果、低周波では測定精
度が著しく低下するという欠点がある。
差検出回路８ａの出力Ｔａｄ ｙ Ｔｄｅと一定周波数
のクロック、ｅルスＣＬを測定時間Ｔ。のあいた論理積
し、その結果を加減算計数回路１４で計数するので、位
相差の測定ができる。しかし、被測定電圧の周波数が低
い場合には、時限器１６から出力される／ぞルスの時間
幅Ｔ。を小さく設定するとその時間幅Ｔ。に含まれる出
力Ｔａｄ、Ｔｄｅが少なくなり、出力Ｔａｄ、Ｔｄｅの
１回分の重みが増大する。その結果、低周波では測定精
度が著しく低下するという欠点がある。
本発明は上記のような従来技街の欠点に鑑みてなされた
もので、被測定電圧が高周波であっても低周波であって
も、高精度で位相差を測定することのできるディジタル
位相計を提供することを目的とする。
もので、被測定電圧が高周波であっても低周波であって
も、高精度で位相差を測定することのできるディジタル
位相計を提供することを目的とする。
と記の目的を実現するため本発明は、従来σ〕ディジタ
ル位相計に、被測定電圧を整形した方形波と計数回路の
最上位のビット出力とに同期する同期回路を設け、測定
時間が方形波すなわち被測定電圧の整敬サイクルになる
ようにし、かつ１位相差検出回路の出力をクロックパル
スと同期させる同期回路を設けたディジタル位相計を提
供するものである。
ル位相計に、被測定電圧を整形した方形波と計数回路の
最上位のビット出力とに同期する同期回路を設け、測定
時間が方形波すなわち被測定電圧の整敬サイクルになる
ようにし、かつ１位相差検出回路の出力をクロックパル
スと同期させる同期回路を設けたディジタル位相計を提
供するものである。
第６図および第７図を参照して本発明の一実施例を説明
する。第６図は本発明に係るディジタル位相計の一実施
例の回路図で、第５図の構成例と同一の要素は同一の符
号で示しである。
する。第６図は本発明に係るディジタル位相計の一実施
例の回路図で、第５図の構成例と同一の要素は同一の符
号で示しである。
筐ず、第６図に示すディジタル位相計の構成について説
明する。ここで、位相差検出回路８ａ、整形回路ｇｂ
、ノｅルス発生器１５、第１乃至第３のゲート１１ 、
１２ 、１３、加減算計数回路１４については、第５図
において説明したものと同一である。第１のゲート１１
の出力側に加算計数囲路１７を設け、その最上位ビット
ＣＭＳＲ）出力を取り出せるようにする。また、整形回
路８ｂの■２出力（Ｖ１出力としてもよい）とＭＬＢ出
力側には、第１のＤ形フリップ７０ツブ（以下１’−Ｄ
ＦＦＪという）１０１を設ける。
明する。ここで、位相差検出回路８ａ、整形回路ｇｂ
、ノｅルス発生器１５、第１乃至第３のゲート１１ 、
１２ 、１３、加減算計数回路１４については、第５図
において説明したものと同一である。第１のゲート１１
の出力側に加算計数囲路１７を設け、その最上位ビット
ＣＭＳＲ）出力を取り出せるようにする。また、整形回
路８ｂの■２出力（Ｖ１出力としてもよい）とＭＬＢ出
力側には、第１のＤ形フリップ７０ツブ（以下１’−Ｄ
ＦＦＪという）１０１を設ける。
ここで、第１のＤＦＦＩＯＩはＶ２出力とＭＳＢ出力と
の同期をとる同期回路である。位相差検出回路８ａのＴ
ａｄ出力およびＴｄｅ出力側には第２の０ＦＦ１０２お
よび第３のＤＦＦ１０３を設け、クロックパルスＣＬと
同期をとったセット出力Ｑ２＋９３を第２および第３の
ゲー） １２ 、１３に与えるようにする。
の同期をとる同期回路である。位相差検出回路８ａのＴ
ａｄ出力およびＴｄｅ出力側には第２の０ＦＦ１０２お
よび第３のＤＦＦ１０３を設け、クロックパルスＣＬと
同期をとったセット出力Ｑ２＋９３を第２および第３の
ゲー） １２ 、１３に与えるようにする。
第１のＤＦＦＩＯＩのリセット出力可およびクロックパ
ルスＣＬは第４のＤＦＦ１０４に与え、そのセット出力
Ｑ４ は第１のゲー）１１に与える。ここで、第４のＤ
ＦＦ１０４は測定をスタートしたりストップしたりする
ときに、第１のゲート１１を通るクロックパルスが細（
なり、加減算計数回路１４および加算計数回路１７の一
方のみで計数され他方では計数されないということにな
らないようにするため、第１のＤＦＦＩＯＩのリセット
出力とクロックパルスＣＬを同期させるものである。し
１こかつて計数値ｎ２が十分に大きいときは誤差が少な
くなるので、なくてもよい。加減算計数回路１４の計数
値ｎ１ と加算計数回路１７の計数値ｎ２は演算回路
１８に与えられ、ここでに−ｎ ＞ ／ｎ ２の演算が
なされて位相差が求められる。なお、加減算計数回路１
４および加算計数回路１７は、信号１９によってリセッ
トされる。
ルスＣＬは第４のＤＦＦ１０４に与え、そのセット出力
Ｑ４ は第１のゲー）１１に与える。ここで、第４のＤ
ＦＦ１０４は測定をスタートしたりストップしたりする
ときに、第１のゲート１１を通るクロックパルスが細（
なり、加減算計数回路１４および加算計数回路１７の一
方のみで計数され他方では計数されないということにな
らないようにするため、第１のＤＦＦＩＯＩのリセット
出力とクロックパルスＣＬを同期させるものである。し
１こかつて計数値ｎ２が十分に大きいときは誤差が少な
くなるので、なくてもよい。加減算計数回路１４の計数
値ｎ１ と加算計数回路１７の計数値ｎ２は演算回路
１８に与えられ、ここでに−ｎ ＞ ／ｎ ２の演算が
なされて位相差が求められる。なお、加減算計数回路１
４および加算計数回路１７は、信号１９によってリセッ
トされる。
次に、第６図に示すディジタル位相計の動作を、第７図
のタイムチャートを参照して説明する。図示しないスイ
ッチにより測定が開始されると、信号Ｉ９により加減算
計数回路１４と加算計数回路１７かリセットされる。こ
こで、加算計数回路１７が７ビツトの計数回路であると
すると、ＭＬＢ出力すなわち第７番月のビットはリセッ
トと同時にＬ（０−レベル）になる（時点ａ）。ＭＳＢ
出力がＩ、になろと、第１のＤＦＦＩＯＩのリセット出
力可、は入力／ξルス■２ の次の立下りに同期してＨ
（ハイレベル）になり（時点ｂ）、第４のＤＦＦ１０４
に与えられる。すると、第４のＤＦＦ１０４のセット出
力Ｑ４ はクロック／ぐルスＣＬの次の立下りに同期し
てＨになり（時点Ｃ）、第１のゲー）１］が開く。第１
のゲー）１］を通過したクロック・ぞルスＣＩ、は加算
計数回ｗ５１７に与えられ、計数が開始される。
のタイムチャートを参照して説明する。図示しないスイ
ッチにより測定が開始されると、信号Ｉ９により加減算
計数回路１４と加算計数回路１７かリセットされる。こ
こで、加算計数回路１７が７ビツトの計数回路であると
すると、ＭＬＢ出力すなわち第７番月のビットはリセッ
トと同時にＬ（０−レベル）になる（時点ａ）。ＭＳＢ
出力がＩ、になろと、第１のＤＦＦＩＯＩのリセット出
力可、は入力／ξルス■２ の次の立下りに同期してＨ
（ハイレベル）になり（時点ｂ）、第４のＤＦＦ１０４
に与えられる。すると、第４のＤＦＦ１０４のセット出
力Ｑ４ はクロック／ぐルスＣＬの次の立下りに同期し
てＨになり（時点Ｃ）、第１のゲー）１］が開く。第１
のゲー）１］を通過したクロック・ぞルスＣＩ、は加算
計数回ｗ５１７に与えられ、計数が開始される。
方形波Ｖの位相がｖ２の位相より進んでいると、ｖｌの
立上り（時点ｄ）からｖ２の立上り（時点ｅ）までの時
間幅および■□の立下り（時点ｆ）からｖ２の立下り（
時点ｇ）までの時間幅の進みパルスＴａｄが出力される
。しかし、遅れＡルスＴｄｅは出力されない。従って、
進みノｅルスＴａｄは第２のＤＦＦ１０２においてクロ
ックパルスＣＬと同期し、リセット出力Ｑ２は所定の時
間ＩＭ ＜時点りから時点１１で）のあいだＨになるが
、第３のＤＦＦ １０３のリセット出力Ｑ３ がＨにな
ることはない。その結果、第２のゲート１２からはクロ
ックパルスＣＬとリセット出力Ｑ２ の論理積としてパ
ルスが出力されるが、第３のゲート１３からはノＲルス
は出力されない（時点ｉ）。
立上り（時点ｄ）からｖ２の立上り（時点ｅ）までの時
間幅および■□の立下り（時点ｆ）からｖ２の立下り（
時点ｇ）までの時間幅の進みパルスＴａｄが出力される
。しかし、遅れＡルスＴｄｅは出力されない。従って、
進みノｅルスＴａｄは第２のＤＦＦ１０２においてクロ
ックパルスＣＬと同期し、リセット出力Ｑ２は所定の時
間ＩＭ ＜時点りから時点１１で）のあいだＨになるが
、第３のＤＦＦ １０３のリセット出力Ｑ３ がＨにな
ることはない。その結果、第２のゲート１２からはクロ
ックパルスＣＬとリセット出力Ｑ２ の論理積としてパ
ルスが出力されるが、第３のゲート１３からはノＲルス
は出力されない（時点ｉ）。
第２のゲート１２から加減算計数回路１４に与えられた
ノＺルスは加算計数され、第３のゲー）１３から加減算
計数回路１４に与えられたパルスは減算計数される。計
数が進んで加算計数回路１７０Ｍ５ＢがＨになったとき
、すなわち２−６４個のクロック／ぐルスＣＬが与えら
れたとき（時点ｊ）には１次の方形波ｖ２の立下りに同
期してリセット出力垢々″−Ｌとなり、次のクキツクパ
ルスＣＬに同期してセット出力Ｑ４ もＬとなる。こ
うして第１のゲート１１が閉じられて加算計数回路１７
による計数が停止する。
ノＺルスは加算計数され、第３のゲー）１３から加減算
計数回路１４に与えられたパルスは減算計数される。計
数が進んで加算計数回路１７０Ｍ５ＢがＨになったとき
、すなわち２−６４個のクロック／ぐルスＣＬが与えら
れたとき（時点ｊ）には１次の方形波ｖ２の立下りに同
期してリセット出力垢々″−Ｌとなり、次のクキツクパ
ルスＣＬに同期してセット出力Ｑ４ もＬとなる。こ
うして第１のゲート１１が閉じられて加算計数回路１７
による計数が停止する。
加減算計数回路１４による計数値ｎ１ と加算計数回
路Ｉ７による計数値ｎ２ とは演算回路に送られ、ｋ
・・五 ２ の演算がされる。このようにして、前記の（１）式にも
とづいて位相差が求められる。
路Ｉ７による計数値ｎ２ とは演算回路に送られ、ｋ
・・五 ２ の演算がされる。このようにして、前記の（１）式にも
とづいて位相差が求められる。
なお、第６図に示す実施例では、加算計数回路１７はハ
ード的に７ビツトのカウンタで構成し、その最大ビット
出力を方形波ｖ２ との同期信号にしているが、必ずし
もこれに限定されるものではない。例えば、加算計数回
路１７をノ）−ド的に１６ピツトのカウンタで構成し、
そのうちの７ビツトまでを加算計数のために使用するよ
うにし、その最大ビットである７ビツト目の出力を同期
信号にすれば第６図の実施例と同様の効果が得られる。
ード的に７ビツトのカウンタで構成し、その最大ビット
出力を方形波ｖ２ との同期信号にしているが、必ずし
もこれに限定されるものではない。例えば、加算計数回
路１７をノ）−ド的に１６ピツトのカウンタで構成し、
そのうちの７ビツトまでを加算計数のために使用するよ
うにし、その最大ビットである７ビツト目の出力を同期
信号にすれば第６図の実施例と同様の効果が得られる。
筐た、クキツクパルスＣＬの周波数が方形波Ｖ□、ｖ２
０周波敬の整数倍のとぎは、上述の測定動作では誤差が
大きいことがある。このようなとぎには、クロック７ξ
ルスＣＬを仮数とり、例えば。
０周波敬の整数倍のとぎは、上述の測定動作では誤差が
大きいことがある。このようなとぎには、クロック７ξ
ルスＣＬを仮数とり、例えば。
１０ＭＨｚ、 １０．１１８７６１ ＭＩＴｚ、９．９
０３６０９ ＭＴ（ｚ等と変化させ、これらによって求
められた結果値を平均すれば誤差が生じるのを防げる。
０３６０９ ＭＴ（ｚ等と変化させ、これらによって求
められた結果値を平均すれば誤差が生じるのを防げる。
このとき、演算回路１８にマイクロコンピュータを組み
込めば、上述の演算を迅速に行なえる。
込めば、上述の演算を迅速に行なえる。
このように本発明に係るディジタル位相計は。
同期回路を設けて測定時間が方形波すなわち被測定電圧
の整ＶサイクルになるようにしＴこもので、被測定電圧
が低周波であっても高周波であっても精度の高い位相差
の測定をすることができる。１だ、加算計数回路のＭＳ
ＢがＨになるまでを測定時間としているので、高周波で
も所定の精度が保てる。さらに、方形波■１とＶ２の差
分の時間をクロック７ξルスで同期しているため、差分
り時間がクロック、ｅルスの周期より短くなっても高精
度の測定が期待できる。
の整ＶサイクルになるようにしＴこもので、被測定電圧
が低周波であっても高周波であっても精度の高い位相差
の測定をすることができる。１だ、加算計数回路のＭＳ
ＢがＨになるまでを測定時間としているので、高周波で
も所定の精度が保てる。さらに、方形波■１とＶ２の差
分の時間をクロック７ξルスで同期しているため、差分
り時間がクロック、ｅルスの周期より短くなっても高精
度の測定が期待できる。
第１図乃至第５図は従来装置の構成例の回路図、第６図
は本発明の一実施例の回路図、第７図は本発明の一実施
例の動作を説明するタイムチャートである。 １１ 、１２ 、１３・・・第１％第２％第３のゲート
。 １０１ 、１０２ 、１０３ 、１０４・・・第１．第
２．第３％第４のＤ形フリップフロップ。 出願人代理人 猪 股 清（１５） 第２図 、計舎斤千這宅：二“ （１６）
は本発明の一実施例の回路図、第７図は本発明の一実施
例の動作を説明するタイムチャートである。 １１ 、１２ 、１３・・・第１％第２％第３のゲート
。 １０１ 、１０２ 、１０３ 、１０４・・・第１．第
２．第３％第４のＤ形フリップフロップ。 出願人代理人 猪 股 清（１５） 第２図 、計舎斤千這宅：二“ （１６）
Claims (1)
- 【特許請求の範囲】 １、クロックパルスを発するパルス発生器と、２つの被
測定電圧を第１および第２の方形波に整形する回路と、
前記第１の方形波の立上りまたは立下り点および前記第
２の方形波キ＃の立上りまたは立下り点間の位相差を検
出し、前記第１の方形波の位相が進んでいるときは前記
位相差に対応する時間幅の進みパルスを発し、前記第１
の方形波の位相が遅れているときは前記位相差に対応す
る時間幅の遅れパルスを発する位相差検出回路と、前記
クロックパルスと所定の時限／ぐルスな論理積する第１
のゲート回路と、この第１のゲート回路を通ったクロッ
ク・ノξルスと前記進みノＪ？ルスな論理積する第２の
ゲート回路と、前記第１のゲート回路を通ったクロック
パルスと前記遅れパルスを論理積する第３０ゲート回路
と、前記第２のゲート回路を通ったクロック・ぞルスを
加算計数し前記第３のゲート回路を通つ１こクロック・
ぐルスを減算計数する加減算計数回路とを備えるディジ
タル位相計において、 前記第１のゲート回路を通ったクロック・ぐルスな加算
計数する加算計数回路と、この加算計数回路の最上位の
ピットの出力を前記第１もしくは第２の方形波の立上り
筐たは立下りに同期させて前記所定の時限ノξルスを発
する第１の同期回路と、前記進み・ぐルスを前記クロッ
ク・ぐルスに同期させて前記第２のゲート回路に与える
第２の同期回路と、前記遅れｉｔ！ルスを前記クロック
パルスに同期させて前記第３のゲート回路に与える第３
の同期回路と、前記加減算計数回路による計数値と前記
加算計数回路による計数値にもとづいて前記被測定電圧
の位相差を演算する演算回路とを備えることを特徴とす
るディジタル位相計。 ２、前記第１の同期回路は、前記加算計数回路の最上位
のビットの出力を前記第１もしくは第２の方形波の立上
りまたは立下りに同期させた後。 前記クロック・ぐルスに同期させて前記所定の時限ノξ
ルスな発することを特徴とする時計請求の範囲第１項記
載のディジタル位相計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644782A JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15644782A JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5946559A true JPS5946559A (ja) | 1984-03-15 |
| JPS6318146B2 JPS6318146B2 (ja) | 1988-04-16 |
Family
ID=15627944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15644782A Granted JPS5946559A (ja) | 1982-09-08 | 1982-09-08 | デイジタル位相計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946559A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330780A (ja) * | 1989-06-29 | 1991-02-08 | Ryoichi Wako | 健康器具及びその製造方法 |
| JPH0440653U (ja) * | 1990-07-31 | 1992-04-07 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598371A (en) * | 1979-01-19 | 1980-07-26 | Shimada Phys & Chem Ind Co Ltd | Phase determining device |
-
1982
- 1982-09-08 JP JP15644782A patent/JPS5946559A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5598371A (en) * | 1979-01-19 | 1980-07-26 | Shimada Phys & Chem Ind Co Ltd | Phase determining device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318146B2 (ja) | 1988-04-16 |
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