JPS5943627A - アナログ−デジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は誤差補正機能を有したアナログ−デジタル変
換装置に関する。

〔発明の技術的背景〕

従来、積分形のアナログ−デジタル変換装置は、例えば
第１図に示すようにコンデンサＣ１と演算増幅器１１と
よりなる積分器１２、基準電源Ｉ１、電圧比較器１３お
よびカウンタ１４等により比較的簡単に構成することが
できる。

このようなアナログデジタル変換器（以下ＡＤＣと称す
る）の動作は、被測定電圧が図示しない電圧電流変換器
により電流に変換され、入力端子ＩＮ１および閉路状態
とされるスイッチＳ１を介し基準電源Ｉ１電流と加算さ
れて同時に積分器１２により積分されるようになってい
る。

これと共に、例えば８ビットのカウンタ１４は、リセッ
ト状態が解除され全てのビットに１がセットされた後、
入力端子ＩＮ２を介して供給されるクロック信号に応動
して１づつダウンカウントなされるようになっている。

そして、積分器１２の出力電圧が入力端子ＩＮ３を介し
て図示しない基準電圧源から供給される電圧Ｖｒｅｆに
一致すると、電圧比較器１３はカウンタ１４の内容を８
ビットのラッチ回路１５に記憶させ且つ図示しないが外
部出力可能なようになっている。

尚、基準電源Ｉ１電流は、積分器１２により所定期間積
分されたとき、積分器１２の出力端のレベルが入力端子
ＩＮ３に供給され且つ当該するＡＤＣの最大測定可能電
圧となる基準電圧■ｒｅｆに一致するようになされてい
る。

このように構成されるＡＤＣは、被測定電圧が電圧電流
変換された電流と基準電源Ｉ１電流を積分器１２の出力
端電圧がＶｒｅｆに一致する迄の時間を計数することで
、アナログ−デジタル変換を行うようになっているもの
である。

〔背景技術の問題点〕

しかしながら、上記のような積分形のＡＤＣは、例えば
積分回路を構成するコンデンサの容量の経時変化や周囲
の温度変化による基準電源電流の変動により測定誤差（
つまりアナログ−デジタル変換における変換誤差）を生
ずる欠点があった。

第１図の装置は正常に動作する場合、第２図に示すよう
に、カウンタ１４の値に対し対応する電圧は図中直線Ａ
１で示されるものである。

つまりＡＤＣは、カウンタ１４の値が０であるとき被測
定電圧が０Ｖであり、カウタ１４の値が２５５であると
き被測定電圧が測定可能な最大電圧Ｖｒｅｆに等しくな
るものである。

これに対して、例えば基準電源Ｉ０電流が何らかの原因
により減少すると、図中直線Ａ２で示されるようにカウ
ンタ１４の値が０であっても測定された電圧値は０Ｖで
ないことになる。

つまり０Ｖの測定電圧に対してΔｎなる測定誤差を生ず
ることになる。また反対に基準電源Ｉ０電流が増加した
場合についても同じことであり、積分回路１２を構成す
るコンデンサＣ１の容量が変化しても同様の測定誤差が
生ずることは明らかである。

ところで、このような測定誤差は、カウンタの計数容量
ｎ０（例えば８ビットの場合はｎ０＝２５６となる）と
すれば、カウンタの計数値にｎ０／（ｎ０＋Δｎ）なる
値を掛けることにより測定誤差を補正することができる
。したがって、あらかじめΔｎの値を測定することによ
り、 常に正しい測定値を知ることができることになる。

例えば補正率ｎ０／（ｎ０＋Δｎ）は、次式のように展
開することができる。

Δｎは、８ビットのカウンタの場合２％の誤差があると
すれば、 となり、６以下になることがわかる。そして、（１）式
より、１−Δｎ／ｎ０の補正を行った場合の補正誤差は
、 となり、Δｎ＝６、ｎ＝２５６を代入して計算すると となる。これから、１＋Δｎ／ｎ０の補正を行うだけで
充分な精度が得られることがわかる。

しかしながら、上記したような補正手順の計算測定終了
毎に行うことは、例えば電子式卓上計算機を使用するに
しても極めて煩雑なものである。

〔発明の目的〕

この発明は上記の点に鑑みてなされたもので、誤差補正
機能を有した良好なアナログ−デジタル変換装置を提供
することを目的とする。

〔発明の概要〕

この発明に係るアナログ−デジタル変換装置は、キャリ
ブレーション状態で基準電源電流を所定期間積分して計
数誤差を検出し、測定終了後この計数誤差からカウンタ
の補正値を算出すると共に、この補正値によりカウンタ
の誤差を補正し得るような構成としたことを特徴とした
ものである。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例について詳細に
説明する。

すなわち、第３図は８ビットの単一積分型のアナログ−
デジタル変換装置であり、入力端子ＩＮ１０が図示しな
いが測定電圧を電流に変換する電圧電流変換回路に接続
されている。この入力端子ＩＮ１０は、スイッチＳ１０
を介して演算増幅器２０およびコンデンサＣ１０により
構成される積分器２１の入力端に接続されている。この
積分器２１の入力端とスイッチＳ１０との接続中点およ
び接地間には、スイッチＳ１１および基準電源ＩＳがそ
れぞれ並列的に介挿されている。

上記積分器２１の出力端は、電圧比較器２２の一方の端
子に接続されている。この電圧比較器２２は、他方の入
力端子が端子Ｉ１１を介して図示しない基準電圧源に接
続され、出カ端がスイッチＳ１２の可動切片に接続され
ている。このスイッチＳ１２は、ａ端子が８ビットの第
１のラッチ回路２３の制御入力端子に接続され、ｂ端子
が４ビットの第２のラッチ回路２４の制御入力端子に接
続されている。

上記第１のラッチ回路２３は、各入力端が８ビットのカ
ウンタ２５の対応する出力端子に接続され、各出力端が
誤差算出回路２６および誤差補正回路２７の所定の入力
端にそれぞれ接続されている。

また、上記第２のラッチ回路２４の各入力端は、上記各
カウンタの下位４ビットの対応する出力端にそれぞれ接
続されている。この第２のラッチ回路２４の各出力端は
、下位３ビットが絶対値回路２８の対応する入力端子に
接続され、最上位ビットが上記絶対値回路２８の符号入
力端子および誤差補正回路２７０制御入力端に接続され
るようになっている。

上記絶対値回路２８の各出力は、上記誤差算出回路２６
の他の所定の入力端にそれぞれ接続されるようになって
いる。上記誤差算出回路２６の各出力端は、上記誤差補
正回路２７の他の所定の入力端にそれぞれ対応的に接続
されるようになっている。

尚、上記カウンタ２５は、クロック入力端子ＩＮ１２を
介して図示しないクロック発生回路の出力端に接続され
るようになっている。また上記誤差補正回路２７の各出
力端は、デジタル表示装置等の外部機器に接続されるよ
うになっている。

すなわち、以上のように構成された装置においてキャリ
ブレーション状態となされると、スイッチＳ１１、Ｓ１
２がオフとなされると共に、スイッチＳ１３の可動切片
がｂ端子を選択する如くなされる。この結果、基準電源
ＩＳ電流が積分器２１により積分される。これと同時に
カウンタ２５は、全ての出力端子がハイレベルとされ、
クロック入力端子に供給されるクロック信号に応動して
ダウンカウントを開始するものである。

そして、積分器２１の出力端の電圧が入力端子ＩＮ１１
に供給される図示しない基準電圧源の電圧Ｖｒｅｆに等
しくなると、電圧比較器２２は、その出力端をローレベ
ルからハイレベルとし、スイッチＳ１２を介して第２の
ラッチ回路２４を駆動する。これにより、第２のラッチ
回路２４には、カウンタ２５の下位４ビットの値（つま
り計数誤差Δｎ）をラッチ（つまり記憶）するものであ
る。

これに対して、第３図の装置が測定状態となされると、
始めにスイッチＳ１１がオンとなり積分回路２１がリセ
ットされ、スイッチＳ１２の可動切片がａ端子を選択す
るようになされるいる。

そして、積分器２１の基準電源ＩＳ電流および入力端子
ＩＮ１０に供給される図示されない電圧電流変換器の電
流が共通に積分される。これと共に、カウンタ２５は、
全ての出力端子がハイレベルとされたのち、入力端子Ｉ
Ｎ１２に供給されるクロック信号に応動してダウンカウ
ントを開始する。

その後、積分器２１の出力端のレベルがＶｒｅｆに一致
すると、電圧比較器２２が出力端をローレベルからハイ
レベルとし、スイッチＳ１２を介して第１のラッチ回路
２３を駆動する。これにより、カウンタ２５の計数値は
、第１のラッチ回路２３にラッチされ、誤差算出回路２
６および誤差補正回路２７の各別それぞれの入力端に導
出されるようになっている。

一方、第２のラッチ回路２４の下位３ビットの出力対端
の信号は、絶対値回路２８により２進数の絶対値に変換
され、誤差算出回路２６の他の所定の入力端子に供給さ
れるようになっている。

この結果、例えば乗算回路および除算回路等により構成
される誤差算出回路２７は、第２のラッチ回路２４のレ
ベルがハイレベルであるかローレベルであるかに応じて
カウンタ２５の計数値に誤差算出回路２６から出力され
る補正値を加算乃至減算を行い出力するようになってい
る。これにより、例えば基準電源■Ｓ電流等の誤差に起
因するアナログ電圧の測定誤差を測定毎に順次補正きわ
めて正確な測定値を得ることができるものである。但し
、上記の装置の第１、第２のラッチ回路２３、２４、カ
ウンタ２５、誤差算出回路２６、誤差補正回路２７は、
図示されない手段によりリセット状態となされるもので
、これと共にスイッチＳ１０がオフＳ１１がオンとされ
積分器２１がリセットされ、次の測定準備が完了するよ
うになっている。

したがって、前記したキャリブレーション状態を適宜の
間隔で手動乃至自動的にとるようにすることにより、カ
ウンタ２５の計数誤差を略リアルタイムに近く補正する
ことができることになる。

尚、上記実施例では単一積分型のアナログ−デジタル変
換装置に誤差補正機能を設けたが、これに限定されるも
のではなく、多重積分型のアナログ−デジタル変換装置
にも上記の実施例のような誤差補正機能を付加し得るこ
とができる。そして、アナログ−デジタル変換装置の出
カビット数は８ビットのみに限定されるものでない。こ
のとき、誤差補正用のラッチ回路等誤差補正に要するビ
ット数は適宜設定されるものとする。

その他、種々の変形や適用はこの発明の要旨を逸脱しな
い範囲で可能であることは言う迄もない。

〔発明の効果〕

以上述べたようにこの発明によれば、誤差補正機能を有
したきわめて良好なアナログ−デジタル変換装置を提供
することができる。

【図面の簡単な説明】

第１図は従来のアナログ−デジタル変換器の構造を示す
図、第２図は第１図の装置の計数誤差を説明するために
用いた図、第３図はこの発明に係るアナログ−デジタル
変換装置の一実施例を示す構成図である。 ２０・・・演算増幅器、２１・・・積分器、２２・・・
電圧比較器、２３、２４・・・ラッチ回路、２５・・・
カウンタ、２６・・・誤差算出回路、２７・・・誤差補
正回路、Ｃ１０・・・コンデンサ、ＩＳ・・・基準電源
。

Claims (1)

【特許請求の範囲】
1. 積分器、測定用の基準電源および積分時間計数用のカウ
   ンタを有してなり、アナログ信号をデジタル信号に変換
   して出力する積分型のアナログ−デジタル変換器におい
   て、前記基準電源電流のみを積分するキャリブレーショ
   ン状態で前記カウンタの計数誤差を検出記憶する第１の
   手段と、アナログ−デジタル変換終了毎に上記カウンタ
   の計数値および上記第１の手段から得られる計数誤差に
   基づき誤差の補正値を算出する第２の手段と、上記カウ
   ンタの計数値を上記第２の手段から得られる補正値によ
   り自動的に補正して外部出力可能とする第３の手段とを
   具備してなることを特徴とするアナログ−デジタル変換
   装置。