JPS594144A - 半導体装置 - Google Patents

半導体装置

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JPS594144A
JPS594144A JP57113246A JP11324682A JPS594144A JP S594144 A JPS594144 A JP S594144A JP 57113246 A JP57113246 A JP 57113246A JP 11324682 A JP11324682 A JP 11324682A JP S594144 A JPS594144 A JP S594144A
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semiconductor device
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silicon semiconductor
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Akira Furumoto
古本　昭
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、高周波帯で高電力を必要とする際に使用して
好適な半導体装置に関する。
従来技術と問題点 一般に、高周波高電力用半導体装置に於いては、単位素
子の並列運転が行なわれている。従って、パッケージに
組み立てた際、リード・ワイヤのイ（１） ンダクタンス、メタライズ・パターンのインダクタンス
或いは抵抗損失等が装置の動作に大きな影響を及ぼし、
例えば、電力が出力されない、利得が低い、増幅器とし
て使用した場合に帯域幅がとれない等の問題を生じる。
特に、前記の如く、並列運転することに依り入出力イン
ピーダンスが低下し、外部回路とのインピーダンス整合
を採ることが困難になる。
このような問題に対処する為、従来、第１図に見られる
ような半導体装置が使用されている。
図に於いて、１は放熱用銅ベース、２はへりリア磁器台
、３はメタライズ・パターン、４はトランジスタ・チッ
プ、５はＭＯＳキャパシタ、６はベース引出しワイヤ、
７はエミッタ引出しワイヤ、８はコレクタ引出しワイヤ
、９は入力端子であるベース・リード、１０はエミッタ
・リード、１１はコレクタ・リードをそれぞれ示してい
る。
この装置では、入力側にＭＯＳキャパシタ５を配置し、
これとベース引出しワイヤ６が有するインダクタンスと
で整合回路（ロウ・パス・フィル（２） 夕）の一部を構成して外部回路とのインピーダンス整合
を行なうようにしているが、ワイヤ６の長さの不同、Ｍ
ＯＳキャパシタ５の位置ずれ等が原因で所期のインピー
ダンス値が得られず、充分な整合を採ることができない
場合がある。
また、トランジスタ・チップ４は厚さ１００〜１３０　
〔μｍ〕のシリコン半導体基板を有し、これをベリリア
研器台２上のメタライズ・パターン３に金（Ａｕ）ベレ
・ノドを用いて共晶付けする構成を採っているが、高電
力を取り出そうとすると、シリコン半導体基板の厚みが
熱放散に悪影響を及ぼすので、その問題も無視できない
。
更に、前記整合回路は、入力側のみならず出力側にも挿
入することがあるので、前記欠点は助長される。
発明の目的 本発明は、トランジスタ部分と整合回路部分とを一体化
して一つのチップとすることに依り、高周波的に優れた
特性が得られるように、また、熱放散が良好である構成
を採ることに依り高電力を（３） 取り出すことができるようにした半導体装置を提供する
ものである。
発明の実施例 第２図は、本発明一実施例の要部切断斜面図である。
図に於いて、２１は金層、２２は銀層、２３は金層、２
４はｎ型シリコン半導体層（コレクタ領域）、２５ばｐ
型ベース領域、２Ｇはｎ“型エミッタ領域、２７はＭＯ
Ｓキャパシタ形成用ｎ型シリコン半導体層、２８は支持
台用ｎ型シリコン半導体層、２９はポリイミド或いはア
ルミナ等からなる絶縁分離用部分、３０は二酸化シリコ
ンからなるＭＯＳキャパシタ形成用誘電体絶縁膜、３Ｏ
Ａは二酸化シリコンからなる絶縁膜、３Ｉはアルミニウ
ム或いは金からなるベース電極、３１Ａはベース電極外
部接続部、３１Ｓは整合回路の一部を成すスタブ部分、
３２はアルミニウム或いは金からなるエミッタ電極、３
２Ａはエミッタ電極外部接続部をそれぞれ示す。
本実施例では、ベース電極外部接続部３１Ａと（４） 誘電体絶縁膜３０とｎ型シリコン半導体層２７及びそれ
にコンタクトしているエミッタ電極３２とでＭＯＳキャ
パシタを構成している。このＭＯＳキャパシタは、多量
に製造しても位置のずれは常に無視し得る程小さく、ま
た、スタブ部分３１３も精密に作製できるから、計Ｘ通
りのインピーダンス整合を行なうことができる。
また、シリコン半導体層２４及び２７及び２８は、元は
一体のシリコン半導体チップであったものであり、その
厚みは２、θ〜３０〔μｍ〕程度であって極めて薄いも
のである。そして、それ等の裏面には金ｒｇ２１及び銀
層２２及び金層２３からなるプレーテッド・ヒート・シ
ンク（ＰＨ３）構造体が形、成されているので、その放
熱性は良好である。
更にまた、ベース領域からの引出しやエミッタ領域から
の引出しには、例えば、金リボンに相当（５） この半導体装置は、第１図に見られるようなステムに装
着しても良いが、専用のステムを用いると特性は更に向
上する。
第３図は、他の実施例の要部切断斜面図であり、第２図
に関して説明した部分と同部分は同記号で指示しである
。
本実施例が第２図に関して説明した実施例と相違する点
は、ＭＯＳキャパシタ形成用ｎ型シリコン半導体層２７
をＰ　ＨＳ構造体（従ってコレクタ領域）から絶縁する
のにポリイミド等の絶縁分離部分２９を使用することな
く、ｐｎ接合を利用して分離していることである。
即ち、ＭＯＳキャパシタ形成用ｎ型シリコン半導体層２
７内にはｐ＋、型領域３３を形成し、該ｐ＋型領領域３
はＭＯＳキャパシタ形成用誘電体絶縁膜３０に形成され
た電極コンタクト窓３４を介しエミッタ電極３２とコン
タクトしている。このような構成になっているので、ｐ
１型領域３３はコレクタ領域２４従ってＰ　ＨＳ構造体
から電気的にフロートしていることば明らかである。
（６） 前記いずれの実施例も、製造する際は、通常の厚さく１
００〜Ｉ３０　〔μｍ〕程度）を有する、例えば、ｎ型
シリコン半導体基板に必要とする諸素子を表面から作り
込み、表面にガラス板を貼付し、裏面から研摩を行なっ
て２０〜３０　〔μｍ〕程度の厚さとし、更に裏面から
加工を行なってポリイミド等からなる絶縁分離部分２９
等を形成し、その後、金層２３．銀Ｎ２２．金Ｎ２１等
を鍍金法等の通常の技法を適用して形成するものである
。
このような方法をとることから、第３図に示した実施例
は裏面の加工が簡単である旨の特徴を有することが理解
されよう。
発明の効果 本発明に基づいて構成された半導体装置は、多層金属か
らなるプレーテッド・ヒート・シンク構造体と、元は諸
領域が作り込まれた同一の半導体チップであったものを
所要部分、即ち、トランジスタ部分或いは整合回路部分
ごとに電気的に分離して前記プレーテッド・ヒート・シ
ンク構造体上に設け、それ等部分の表面を金属薄膜で接
続し、（７） 全体を１チツプとした構成になっている。従って、ｌ・
ランジスタ部分と整合回路部分とは極近接した状態にあ
り、しかも、電極・配線には金属薄膜を用いているので
、寄生インダクタンスは極めて小さくなり、また、整合
回１７＆をなすＭＯＳキャパシタやスタブ部分は位置ず
れを生ずることなく正確に形成することができ、そして
、引き出しワイヤを使用しないからインダクタンスの不
均一もないので、常に設計通りのインピーダンス整合を
行なうことができ、更にまた、Ｐ　Ｔ−（Ｓ構造体の存
在に依り放熱性が大であるから、高周波特性及び出力特
性はともに良好である。
【図面の簡単な説明】
第１図は従来例の要部斜面図、第２図及び第３図は本発
明のそれぞれ異なる実施例の要部切断斜面図である。 図に於いて、２１は金層、２２は銀層、２３ば金層、２
４はｎ型シリコン半導体層（コレクタ領域）、２５はｐ
型ベース領域、２６はｎ＋型エミ’７タ領域、２７はＭ
ＯＳキャパシタ形成用ｎ型シリ（８） コン半導体層、２８は支持台用ｎ型シリコン半導体層、
２９はポリイミド或いはアルミナ等からなる絶縁分離用
部分、３０は二酸化シリコンからなるＭＯＳキャパシタ
形成用誘電体絶縁膜、３０Ａは二酸化シリコンからなる
絶縁膜、３１はアルミニウム或いは金からなるベース電
極、３１Ａはベース電極外部接続部、３］Ｓは整合回路
の一部を成ずスタブ部分、３２はアルミニウム或いは金
からなるエミッタ電極、３２Ａはエミッタ電極外部接続
部である。 特許出願人　　　富士通株式会社 代理人弁理士　　工具　久五部 （外３名） （９） 第１図

Claims (1)

    【特許請求の範囲】
  1. 多層金属からなるプレーテッド・ヒート・シンク構造体
    と、諸領域が作り込まれた同一の半導体チップを電気的
    に分離して前記プレーテッド・ヒート・シンク構造体上
    に設けることに依り構成されたトランジスタ部分及び整
    合回路部分と、それ等部分の表面に形成され所要の電気
    接続を行なう金属薄膜とを１チツプとして構成したこと
    を特徴とする半導体装置。
JP57113246A 1982-06-30 1982-06-30 半導体装置 Pending JPS594144A (ja)

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JP57113246A JPS594144A (ja) 1982-06-30 1982-06-30 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0259770U (ja) * 1988-10-21 1990-05-01
US5846845A (en) * 1993-07-26 1998-12-08 T.I.F. Co., Ltd. LC element manufacturing method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0259770U (ja) * 1988-10-21 1990-05-01
JPH0527146Y2 (ja) * 1988-10-21 1993-07-09
US5846845A (en) * 1993-07-26 1998-12-08 T.I.F. Co., Ltd. LC element manufacturing method

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