JPS5940395A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS5940395A JPS5940395A JP57150984A JP15098482A JPS5940395A JP S5940395 A JPS5940395 A JP S5940395A JP 57150984 A JP57150984 A JP 57150984A JP 15098482 A JP15098482 A JP 15098482A JP S5940395 A JPS5940395 A JP S5940395A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- input
- switch element
- output
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は記憶回路Ｃ二係り、特Ｃ二絶祿ゲート型電界効
果トランジスタ（以下Ｍｉ、Ｓ ＦＫ’ｒと略称する）
の使用Ｃ二連するスタティック型の構成に関する口 〔発明の技術的背景〕 一般ｆニスタテイック型の記憶回路はダイナミック型の
記憶回路ｌ二比して累子数が多く回路面積も大きくなる
◎しかしながらスタティック型の記憶回路はリフレッシ
ュの必要もなく使いや丁いためＣ二、近時大容量化、低
消費電力化、高速化を図り、多用される傾向にある〇 第１図は従来のスタティック型の記憶回路の一例乞示す
ブロック図でリード線・・・Ｘｉ、Ｘｊ・・・（二対し
てビット線・・・、Ｂｎ、・・・を設けその交点にそれ
ぞれセルｉ４設けている■各セルｉ。
果トランジスタ（以下Ｍｉ、Ｓ ＦＫ’ｒと略称する）
の使用Ｃ二連するスタティック型の構成に関する口 〔発明の技術的背景〕 一般ｆニスタテイック型の記憶回路はダイナミック型の
記憶回路ｌ二比して累子数が多く回路面積も大きくなる
◎しかしながらスタティック型の記憶回路はリフレッシ
ュの必要もなく使いや丁いためＣ二、近時大容量化、低
消費電力化、高速化を図り、多用される傾向にある〇 第１図は従来のスタティック型の記憶回路の一例乞示す
ブロック図でリード線・・・Ｘｉ、Ｘｊ・・・（二対し
てビット線・・・、Ｂｎ、・・・を設けその交点にそれ
ぞれセルｉ４設けている■各セルｉ。
ｊはそれぞれ第ｌのインバータｌｉａ、ｌｊａの出力を
＠２のインバータ１ｉｂ、１ｊｂの入力に接続し、第２
のインバータｌｉｂ、Ｉｊｂの出力ｙｔｈｌのインパー
タエ＋ ａ ＋ Ｉ Ｊ ａの入力へ与える０そして各
第１のインバータ）ｉａ、ｌｊａの入力とビット線Ｂｎ
との間Ｃ二それぞれＭＯ８型ＦＥＴＴｒｉ、Ｔｒｊのド
レイン、ソースを介挿しかつこのＭ（ＪＳ型ＦＥＴ
Ｔｒｉ、Ｔｒｊのゲートをそれぞれワード線Ｘ ｉ 、
Ｘ ｊに接続している。
＠２のインバータ１ｉｂ、１ｊｂの入力に接続し、第２
のインバータｌｉｂ、Ｉｊｂの出力ｙｔｈｌのインパー
タエ＋ ａ ＋ Ｉ Ｊ ａの入力へ与える０そして各
第１のインバータ）ｉａ、ｌｊａの入力とビット線Ｂｎ
との間Ｃ二それぞれＭＯ８型ＦＥＴＴｒｉ、Ｔｒｊのド
レイン、ソースを介挿しかつこのＭ（ＪＳ型ＦＥＴ
Ｔｒｉ、Ｔｒｊのゲートをそれぞれワード線Ｘ ｉ 、
Ｘ ｊに接続している。
なおＣｉ 、ＣｊはそれぞれセルＩ、ｊのノードキャパ
シタンス・ｃｂはビット線Ｂｎの寄生容量である◎しか
してこのような記憶回路では。
シタンス・ｃｂはビット線Ｂｎの寄生容量である◎しか
してこのような記憶回路では。
ワード間のデータ干渉の防止および高速読み出しを行な
うためのセンスアンプの動作の高速化がψまれでいる。
うためのセンスアンプの動作の高速化がψまれでいる。
しかしながら第１図ｆ二示すような従来の記憶回路で、
たとえはワード線Ｘｉに選択信号を与えセルｉからピッ
） ｆｇ Ｂ ｎへ電源市圧十Ｅが出力され、仄にワー
ド線Ｘｊが選択された状態を考える。Ｔなわち、この状
態ではセルｉから出力されたデータである＋ＥＶ ｆ７
Ｊ４．荷がビット線Ｂｎの寄ＢＥ ｇ鼠ｃｂに残留して
いる。この状態でセルｊは０Ｖｐ７保持しインバータｌ
ｊａ、ｌｊｂの出力はそれぞれ＋ＥＶ、（ＪνとＴれば
ワード線Ｘ」が選択された瞬間にビット線Ｂｎの寄生容
量ＣｂとセルｊのノードキャパシタンスＣｊとの間で電
荷の分割を生じる。そしてこの電荷の分割の結果インバ
ータＩｊａの入力電位Ｖ。は−瞬＋Ｅ側へ引き上げられ
る◎したがって上記入力電位ＶＱがインバータＩｊａの
回路しきい値電圧Ｖｔｈｃ ｌｚ越えると、その出力は
ＯＶに反転し、それＣ二よってインバータＩｊｂの出力
も反転して＋ＥＶとなりセルｊの内容は破壊される。そ
してこのようなワード間干渉はビット線ＢｎのＮ生容勧
ＣｂとセルｊのノードキャパシタンスＣｊとの比ｃｂ／
ｃ」の大なる程、またＦＩＴ ＴｒｊｃＤ（ＪＮ抵抗
の小なる程、顕著なものとなる。
たとえはワード線Ｘｉに選択信号を与えセルｉからピッ
） ｆｇ Ｂ ｎへ電源市圧十Ｅが出力され、仄にワー
ド線Ｘｊが選択された状態を考える。Ｔなわち、この状
態ではセルｉから出力されたデータである＋ＥＶ ｆ７
Ｊ４．荷がビット線Ｂｎの寄ＢＥ ｇ鼠ｃｂに残留して
いる。この状態でセルｊは０Ｖｐ７保持しインバータｌ
ｊａ、ｌｊｂの出力はそれぞれ＋ＥＶ、（ＪνとＴれば
ワード線Ｘ」が選択された瞬間にビット線Ｂｎの寄生容
量ＣｂとセルｊのノードキャパシタンスＣｊとの間で電
荷の分割を生じる。そしてこの電荷の分割の結果インバ
ータＩｊａの入力電位Ｖ。は−瞬＋Ｅ側へ引き上げられ
る◎したがって上記入力電位ＶＱがインバータＩｊａの
回路しきい値電圧Ｖｔｈｃ ｌｚ越えると、その出力は
ＯＶに反転し、それＣ二よってインバータＩｊｂの出力
も反転して＋ＥＶとなりセルｊの内容は破壊される。そ
してこのようなワード間干渉はビット線ＢｎのＮ生容勧
ＣｂとセルｊのノードキャパシタンスＣｊとの比ｃｂ／
ｃ」の大なる程、またＦＩＴ ＴｒｊｃＤ（ＪＮ抵抗
の小なる程、顕著なものとなる。
しかしてこのようなワード間干渉を防止するためＣ二は
、ビット線Ｂｎの寄生ｇｉｔｃｂとセルのノードキャパ
シタンスＣｓとの比Ｃｂ ／ Ｃｓの比？／」へさくシ
、あるいはＦＥＴＴｒのＬＩＮ抵抗を大きくすることが
有効である。しかしながらＩＩ’ Ｅ Ｔ Ｔ ｒのＬ
ＡＮ抵抗２人きくすることは。
、ビット線Ｂｎの寄生ｇｉｔｃｂとセルのノードキャパ
シタンスＣｓとの比Ｃｂ ／ Ｃｓの比？／」へさくシ
、あるいはＦＥＴＴｒのＬＩＮ抵抗を大きくすることが
有効である。しかしながらＩＩ’ Ｅ Ｔ Ｔ ｒのＬ
ＡＮ抵抗２人きくすることは。
読み出し速度の低下を招くために好ましくない。
また記憶回路の大容量化とともにビット線Ｂｎの寄生容
Ｎ Ｃｂはま丁ま丁増太し、ノードキャパシタンスＣ８
との比Ｃｂ ／ Ｌ： ｓ ｋ小さく下ることも困難で
ある◎ 〔発明の目的〕 本発明は上記の串悄ｆ二鑑みてなされたものでワード間
干渉を帷実に防止し、かつ簡速読み出しを行なうことが
できる記憶回路を提供することを目的とするものである
。
Ｎ Ｃｂはま丁ま丁増太し、ノードキャパシタンスＣ８
との比Ｃｂ ／ Ｌ： ｓ ｋ小さく下ることも困難で
ある◎ 〔発明の目的〕 本発明は上記の串悄ｆ二鑑みてなされたものでワード間
干渉を帷実に防止し、かつ簡速読み出しを行なうことが
できる記憶回路を提供することを目的とするものである
。
１−なわち本発明は、第１のインバータの出力を第２の
インバータの入力へ与え、この第２のインバータの出力
を第１のインバータの人力へ向えるようｆ二するととも
（１弟１のインバータの入力とビット線との閤１じワー
ド線によって制御される第１のスイッチ素子を介伸し、
かつ読み出し時にオフして第２のインバータの入力を切
離す第２のスイッチ素＋？設けたことを特徴とするもの
である。
インバータの入力へ与え、この第２のインバータの出力
を第１のインバータの人力へ向えるようｆ二するととも
（１弟１のインバータの入力とビット線との閤１じワー
ド線によって制御される第１のスイッチ素子を介伸し、
かつ読み出し時にオフして第２のインバータの入力を切
離す第２のスイッチ素＋？設けたことを特徴とするもの
である。
以下本発明の一実施例を第１図と同一部分に同一符号を
付与し”Ｃ第２図（二丁丁ブロック図を参照して詳細に
説明する。
付与し”Ｃ第２図（二丁丁ブロック図を参照して詳細に
説明する。
丁なわち適宜な数のワード線・・・、Ｘｉ、・・・およ
びビット線・・・＊ Ｂ １１ ＋・・・を設けその交
点Ｃニデータ？記憶するセル・・・、Ｉ、・・・ン設け
ている。
びビット線・・・＊ Ｂ １１ ＋・・・を設けその交
点Ｃニデータ？記憶するセル・・・、Ｉ、・・・ン設け
ている。
このセルｉは、第１のインバータＩｉａの出力を第２の
インバータＩｉｂの入力へ与え、第２のインバータＩｉ
ｂの出力に第１のインバータＩｉａの入力へ与える。そ
して上記ビット線Ｂｎと第１のインバータＩｉａの人力
との間にワード線Ｘ１の選択信号によってオンする第１
のスイッチ素子Ｓａを介挿している０この第ｌのスイッ
チ素子Ｓａは、たとえばＭ（Ｊ８型ＦＥＴでドレイン、
ソースをビット線１３ ｎと第１のインバータＩｉａの
人力との間に介Ｊｉし、ゲートをワード線Ｘ皿に接続し
ている。さら５二第ｌのインバータＩｉａの出力と第２
のインバータＩｉｂの入力とのＩ印にセル１の内容の読
み出し時Ｃニ力みオフする第２のスイッチ素子Ｓｂ４介
挿している０この第２のスイッチ素子Ｓｂは。
インバータＩｉｂの入力へ与え、第２のインバータＩｉ
ｂの出力に第１のインバータＩｉａの入力へ与える。そ
して上記ビット線Ｂｎと第１のインバータＩｉａの人力
との間にワード線Ｘ１の選択信号によってオンする第１
のスイッチ素子Ｓａを介挿している０この第ｌのスイッ
チ素子Ｓａは、たとえばＭ（Ｊ８型ＦＥＴでドレイン、
ソースをビット線１３ ｎと第１のインバータＩｉａの
人力との間に介Ｊｉし、ゲートをワード線Ｘ皿に接続し
ている。さら５二第ｌのインバータＩｉａの出力と第２
のインバータＩｉｂの入力とのＩ印にセル１の内容の読
み出し時Ｃニ力みオフする第２のスイッチ素子Ｓｂ４介
挿している０この第２のスイッチ素子Ｓｂは。
定とえはＭ（ＪＳ型Ｆ ｇ Ｔのトンイン、ソースを第
ｌのインバータＩｉａの出力と第２のインバータＩｉｂ
の入力との間に介挿し、かりゲートに読み出し信号Ｒの
反転信号Ｒを与えて読み出し時のみオフするようＣ二し
ている◎このような構成であれは、たとえば今、０１」
回のアクセス時Ｃ二十Ｅｖのデータを読み出しこの電荷
がビット線Ｂｎの寄生容ｐ−ｃｂに存在し。
ｌのインバータＩｉａの出力と第２のインバータＩｉｂ
の入力との間に介挿し、かりゲートに読み出し信号Ｒの
反転信号Ｒを与えて読み出し時のみオフするようＣ二し
ている◎このような構成であれは、たとえば今、０１」
回のアクセス時Ｃ二十Ｅｖのデータを読み出しこの電荷
がビット線Ｂｎの寄生容ｐ−ｃｂに存在し。
かつセルｉにはＯｖのデータ？記憶しているものとする
。この状態でセル五の内容な読み出すと、ワード線ｘｉ
４選択して第ｌのスイッチ素子Ｓａｄオンする。したが
って、セル１の出力は（、Ｉ Ｖであり、かつ寄生容量
Ｃｂ Ｃ二は＋ＥＶの４「荷が存在するために上記寄生
ｇ’ｉ？Ａ：ｂとセルｉのノードキャパシタンスＣ１と
の１ｉ１で電佃の分割ヲ生じる。このために−騎、第ｌ
のインバータ１ｉａの入力電位Ｖ（１は＋ＥＶ側へ引き
上（デられる。しかしながら、この５売み出し時（−は
読み出し信号Ｒの反転１８号Ｒを与えられる第２のスイ
ッチ素子８ｂはオフＴる０したがって第１のインバータ
Ｉｉａの入力電位ｖｏが回路しきい値電圧Ｖｔｈｃ４越
えてその出力が反転してＯＶになっても上記！！２のス
イッチ素子Ｓｂはオフしているので第２のインバータＩ
ｉｂは何ら影響を受けることなくその入力は＋Ｅｖ、出
力はＱＶ４保持する０したがってビット線Ｂｎは第２の
インバータＩｉｂの出力によりＯｖとなり安定にデータ
娶出力することができる。なお上記読み出し時以外の状
態では第２のスイッチ素子Ｓｂはオンし、第１のインバ
ータｌｉａの人力ｆ （Ｊ ｖに安定かつスタディツク
に保持することができる０ ンよお上述の製作は図示しない他のセル、ビット線、ワ
ードｉ＃Ａ ｌ二おいても同様Ｃ１行なうよう≦二する
ことは勿論で＆〕る口 したがって、ビット線Ｂｎの寄生容量ｃｂに対するセル
のノードキャパシタンスＣｓの比ｃｂ／ Ｃｓを格別（
ユ小さくすること７よく、また第ｌのスイッチ素子のＯ
へ抵抗２大きくＴ、ことなくワード間干渉を確実Ｃ二防
止することかできるＯまた第１のスイッチ素子のＯＮ抵
抗を小さくできるので高速読み出し動作も可能となる。
。この状態でセル五の内容な読み出すと、ワード線ｘｉ
４選択して第ｌのスイッチ素子Ｓａｄオンする。したが
って、セル１の出力は（、Ｉ Ｖであり、かつ寄生容量
Ｃｂ Ｃ二は＋ＥＶの４「荷が存在するために上記寄生
ｇ’ｉ？Ａ：ｂとセルｉのノードキャパシタンスＣ１と
の１ｉ１で電佃の分割ヲ生じる。このために−騎、第ｌ
のインバータ１ｉａの入力電位Ｖ（１は＋ＥＶ側へ引き
上（デられる。しかしながら、この５売み出し時（−は
読み出し信号Ｒの反転１８号Ｒを与えられる第２のスイ
ッチ素子８ｂはオフＴる０したがって第１のインバータ
Ｉｉａの入力電位ｖｏが回路しきい値電圧Ｖｔｈｃ４越
えてその出力が反転してＯＶになっても上記！！２のス
イッチ素子Ｓｂはオフしているので第２のインバータＩ
ｉｂは何ら影響を受けることなくその入力は＋Ｅｖ、出
力はＱＶ４保持する０したがってビット線Ｂｎは第２の
インバータＩｉｂの出力によりＯｖとなり安定にデータ
娶出力することができる。なお上記読み出し時以外の状
態では第２のスイッチ素子Ｓｂはオンし、第１のインバ
ータｌｉａの人力ｆ （Ｊ ｖに安定かつスタディツク
に保持することができる０ ンよお上述の製作は図示しない他のセル、ビット線、ワ
ードｉ＃Ａ ｌ二おいても同様Ｃ１行なうよう≦二する
ことは勿論で＆〕る口 したがって、ビット線Ｂｎの寄生容量ｃｂに対するセル
のノードキャパシタンスＣｓの比ｃｂ／ Ｃｓを格別（
ユ小さくすること７よく、また第ｌのスイッチ素子のＯ
へ抵抗２大きくＴ、ことなくワード間干渉を確実Ｃ二防
止することかできるＯまた第１のスイッチ素子のＯＮ抵
抗を小さくできるので高速読み出し動作も可能となる。
なお本発明は上記実施例に限定されるものではなく、た
とえば第３［９に示すように第１．第２のスイッチ素子
Ｓａ、Ｓｂとして相補型Ｆ １３Ｔを用いた。所謂トラ
ンスミッションゲートな用いワード線Ｘｉおよびその反
転信号Ｘｉｌ二より上記各スイッチ素子Ｓａ、Ｓｂ１に
：制ａＴるようにしてもよい◎また第４肉に示すように
第１のインバータＩｉａと第２のスイッチ素子８ｂＣ−
等価な素子としてクロックドインバータＣＩＯ用いても
よい。このクロックドインバータＣＩはクロック信号を
与えられる期間はインバータとして動作し、クロック信
号を与えられない期間は出力は高インピーダンスになる
ので第３図に示す構成と同様に動作Ｔ４ことができる◎
さらに本発明は第５因（二示すように第２のスイッチ素
子を第１のインバータＩ ｉ ａ Ｉ７Ｊ入力側へ介挿
してもよいし、第６図ｆ−示すようＣ二重チャンネルの
ＦＥＴ７１／用いてもよい。さらに第７図に示ＴようＣ
３個のＦＫＴｉ縦続に接続してインバータ兼スイッチ素
子を構成してもよい。
とえば第３［９に示すように第１．第２のスイッチ素子
Ｓａ、Ｓｂとして相補型Ｆ １３Ｔを用いた。所謂トラ
ンスミッションゲートな用いワード線Ｘｉおよびその反
転信号Ｘｉｌ二より上記各スイッチ素子Ｓａ、Ｓｂ１に
：制ａＴるようにしてもよい◎また第４肉に示すように
第１のインバータＩｉａと第２のスイッチ素子８ｂＣ−
等価な素子としてクロックドインバータＣＩＯ用いても
よい。このクロックドインバータＣＩはクロック信号を
与えられる期間はインバータとして動作し、クロック信
号を与えられない期間は出力は高インピーダンスになる
ので第３図に示す構成と同様に動作Ｔ４ことができる◎
さらに本発明は第５因（二示すように第２のスイッチ素
子を第１のインバータＩ ｉ ａ Ｉ７Ｊ入力側へ介挿
してもよいし、第６図ｆ−示すようＣ二重チャンネルの
ＦＥＴ７１／用いてもよい。さらに第７図に示ＴようＣ
３個のＦＫＴｉ縦続に接続してインバータ兼スイッチ素
子を構成してもよい。
また上記実施例では読み出し信号Ｒの全期曲にわたって
、第２のスイッチ素子８ｂｉオフするよう≦ニしたが、
一般Ｃ二電荷の分割はワード線の変化した瞬間（＝だけ
生じるので、この間を含む適当な期間だけ第２のスイッ
チ素子ｓｂ＞オフ丁ればよい。
、第２のスイッチ素子８ｂｉオフするよう≦ニしたが、
一般Ｃ二電荷の分割はワード線の変化した瞬間（＝だけ
生じるので、この間を含む適当な期間だけ第２のスイッ
チ素子ｓｂ＞オフ丁ればよい。
以上のようＣ二本発明Ｃ二よればワード間干渉？確実Ｃ
二阻止することができ、しかも読み出し速度の高速化を
図ることができる記憶回路を提供丁０ことができる。
二阻止することができ、しかも読み出し速度の高速化を
図ることができる記憶回路を提供丁０ことができる。
第１１ａは従来の記憶回路の一例を示すブロック囚、第
２図は本発明の一実施例？示すブロック図、第３１２．
ｌ乃至第７図は本発明の各別の他の実施例を示すブロッ
ク内であるＤ Ｘｉ・・・ワード線、 Ｂ ｎ ・・・ビット線、ｉ・
・・セル。 ８ａ、ａｂ−２イッチ累子、ｌｉａ、１ｉｂ・・・イン
バータ０
２図は本発明の一実施例？示すブロック図、第３１２．
ｌ乃至第７図は本発明の各別の他の実施例を示すブロッ
ク内であるＤ Ｘｉ・・・ワード線、 Ｂ ｎ ・・・ビット線、ｉ・
・・セル。 ８ａ、ａｂ−２イッチ累子、ｌｉａ、１ｉｂ・・・イン
バータ０
Claims (1)
- 第１のインバータと、第１のインバータの出力を入力へ
与えられ出力を第１のインバータの入力へ与える第２の
インバータと、第１のインバータの入力とビット線との
間に介挿されかつワード線から与えられる選択信号によ
りオンするｆｆ４１のスイッチ素子と、上記第ｌのイン
バータＣ二直列に介挿され上記第２のインバータの出力
を第１のスイッチ素子を介してビット線へ続み出し時（
二与えられる読み出し信号Ｃ二応動じてオフする第２の
スイッチ素子とケ具瞳する記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150984A JPS5940395A (ja) | 1982-08-31 | 1982-08-31 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150984A JPS5940395A (ja) | 1982-08-31 | 1982-08-31 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5940395A true JPS5940395A (ja) | 1984-03-06 |
Family
ID=15508740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150984A Pending JPS5940395A (ja) | 1982-08-31 | 1982-08-31 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940395A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964182B2 (en) | 2002-03-29 | 2005-11-15 | Kurabo Industries Ltd. | Treatment apparatus for chemical modification of animal fibers of continuous web form |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| JP2012174306A (ja) * | 2011-02-21 | 2012-09-10 | Kyushu Institute Of Technology | 半導体記憶装置 |
-
1982
- 1982-08-31 JP JP57150984A patent/JPS5940395A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6964182B2 (en) | 2002-03-29 | 2005-11-15 | Kurabo Industries Ltd. | Treatment apparatus for chemical modification of animal fibers of continuous web form |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| JP2012174306A (ja) * | 2011-02-21 | 2012-09-10 | Kyushu Institute Of Technology | 半導体記憶装置 |
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