JPS5940271B2 - 半導体素子の試験装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体素子の特性の良否を半別する半導体素
子の試験装置に関する。

一般に半導体素子の特性の良否判別は、被試、触手導体
素子から導出されている任意の外部接続用端子に試験信
号を供給し、他の外部接続用端子から出力される信号を
測定回路で測定することにより行なわれている。

第１図は従来の半導体素子の試験装置の一例を示すもの
である。

第１図において１はいわゆるテストヘッドマトリクス回
路である。このテストヘッドマトリクス回路１には二本
の導電路を一組として、縦横１０組の導電路２１〜２、
０、３１〜３、０が互いに交差するように格子状に配設
されている。そして上記導電路２１〜２１０、３１〜３
１０が交差する夫々の交点には、夫々の交点を交差する
２組の導電路を短絡するための一組のスイッチＳが夫々
設けられている。そして縦に配設された導電路２を〜２
１０の一方の先端部には、夫々被試験半導体素子４から
導出されている外部接続用端子５１〜５１０夫々と接続
される信号入出力端子６１〜６１０が設けられている。
さらに横に配設された導電路３１〜３５夫々には、前記
被試験半導体素子４を試験する際に入力される試験信号
を発生する試験信号発生回路１１〜Ｔ５夫々が接続され
ている。また横に配設された導電路３６〜３８夫々には
、前記被試験半導体素子４を試験する際の、外部接続用
端子５１〜５１０間の接続状態等の試験条件を設定する
ための条件設定回路８１〜８３夫々が接続されている。
さらにまた横に配設された導電路３９は接地電位点に接
続されている。また横に配設されたもう一組の導電路３
１０には、前記被試験半導体素子４の外部接続用端子５
１〜５１０のいずれかから出力される信号を計測する測
定回路９が接続されている。そして試験信号発生回路ｒ
１〜７５の任意のものを作動させると共に、テストヘツ
ドマトリクス回路１に設けられたスイツチＳを任意に開
閉操作することによつて、試験信号を任意の外部接続用
端子に供給せしめ、さらに任意の外部接続用端子からの
出力信号を測定回路９に供給せしめるようにしている。
そしてこの後測定回路９で信号の計測を行なつて被試験
半導体素子４の特性の良否判別をしている。上記従来の
試験装置において、試１験を行なうことのできる半導体
素子の外部接続用端子の数は１０端子以下に限られ、１
０端子を超えると全ての端子にわたつて試験を行なうこ
とが不可能となる。

このためにさらに従来では、当初試験を行なう半導体素
子の外部接続用端子の数が、例えば前記のように１０端
子である場合でちテストヘツドマトリクス回路１に多少
の余裕をもたせ、前記縦に配設された導電路２および信
号入出力端子６を夫々１０以上設けるようにしている。
このために外部接続用端子の数が１０端子以上の半導体
素子でも試験を行なうことができるようになつている。
しかしここで問題となるのは試験装置の製造に当り、こ
の試験装置を収納する筐体の大きさが制限されるので、
テストヘツドマトリクス回路１部分の容積も制限されて
しまう．ことである。試１験装置に占るテストヘツドマ
ト１ナタス回路１部分の容積比は比較的大きくなること
が一般的であるために、１台の試験装置内に設置可能な
テストヘツドマトリタス回路１の導電路２および信号入
出力端子６の数は必然的に決まつてしまう。このために
従来では試験を行なう被試験半導体素子４の外部接続用
端子の数が当初子測した端子数以上になると、新たにテ
ストヘツドマトリクス回路１の導電路２スイツチＳおよ
び信号入出力端子６を追加しなければならない。すなわ
ちこのことは新たな投資を必要とするために、試験装置
の価格は高価にならざるを得ない。またさらに試１験装
置全体を収納する筐体も新たに製作し直さなければなら
ないので、試験装置の最終的な価格は高価となつてしま
う。この発明は上記のような事情を考慮してなされたも
ので、その目的は外部接続用端子数の多い被試１験半導
体素子の特性の良否判別が行なえ、しかも小型でかつ製
造価格の安価な半導体素子の試験装置を提供することに
ある。以下図面を参照してこの発明の一実施例を説明す
る。

第２図においては１１はテストヘツドマトリクス回路で
ある。このテストヘツドマトリクス回路１１には、従来
と同様に二本の導電路を一組として縦横１０組の導電路
１２，〜１２１０，１３１〜１３１０が互いに交差する
ように格子状に配設されている。そして上記導電路１２
１〜１２１０，１３１〜１３，０が交差する夫々の交点
には、第３図に示すように各交点を交差する２組の導電
路１２ａ，１３ａ，１２ｂ，１３ｂ夫々を短絡するため
の一組のスイツチＳａ，Ｓｂが夫々設けられている。ま
た上記縦に配設された導電路１２１〜１２１０夫夫の両
先端部には、被試験半導体素子から導出されている外部
接続用端子夫々に接続される信号入出力端子１４１〜１
４２０が設けられている。さらに縦に配設された導電路
１２１〜１２１０夫々の中間点には、夫々の導電路を２
分割するためのスイツチ１５，〜１５，０が設けられて
いる。また上記テストヘツドマトリクス回路Ｌ』の外部
において、横に配設された導電路１３，〜１３，には、
スイツチ１６，〜１６５夫々を介して導電路１３６〜１
３，０が接続されている。さらに導電路１３，〜１３３
夫夫には試験信号を発生する試験信号発生回路１７１〜
１７３夫々が接続されている。導電路１３４，１３，に
はスイツチ１８１，１８２夫々を介して試験信号発生回
路１ｒ４，１ｒ５夫々が接続されている。

導電路１３６〜１３８にはスイツチ１８３〜１８，夫々
を介して、被試験半導体素子を試験する際の試験条件を
設定するための条件設定回路１９，．〜１９３夫々が接
続されている。また導電路１３，には接地電位が供給さ
れている。さらに導電路１３１０には前記信号入出力端
子１４１〜１４２０のいずれかを介しと導電路１３１０
に導出される信号を計測するための測定回路２０が接続
されている。第４図は前記試，験信号発生回路１７１お
よびテストヘツドマトリクス回路１１の一部を詳細に示
すものである。

第４図において３１１は（ｎ＋１）ビツトのデイジタル
信号をアナログ電圧に変換するＤ／Ａコンバータである
。このＤ／Ａコンバ一夕３１１の出力は抵抗３２１を介
して演算増幅器３３，に供給されるようになつている。
さらに上記演算増幅器３３１の出力は電流バツフア・電
圧ブースタ回路３４１に供給されるようになつている。
またこの電流バツフア・電圧ブースタ回路３４１の出力
は、前記テストヘツドマトリクス回路１１の横に配設さ
れた一組の導電線１３１のうちの一方の導電線１３ｂに
供給されるようになつている。そして導電線１２１と導
電線１３１との交点に設けられた一組のスイツチＳａ，
Ｓｂを共に閉成すると、上記電流バツフア・電圧ブース
タ回路３４１の出力が信号入出力端子１４１を介して一
端が並列接続された３つの抵抗３５１〜３７１の接続点
に導出されるようになつている。上記３つの抵抗３５１
〜３ｒ１夫々の他端はスイツチ３８１〜４０１夫々に接
続されていて、さらにこの３つのスイツチ３８１〜４０
１の他端は並列的に前記演算増幅器３３１の入力端に接
続されている。すなわち上記回路はテストヘッドマトリ
クス回路１１内のスイツチＳａ，Ｓｂが閉成したときに
、Ｄ／Ａコンバータ３１１から出力されるアナログ電圧
が抵抗３２１と抵抗３５１〜３ｒ１のいずれか１つの抵
抗との抵抗比で決定される係数倍された電圧を信号入出
力端子１４１に供給するためのものである。そしてテス
トヘツドマトリクス回路［ユの外部において、横に配設
された一組の導電線１３ａ，１３ｂは抵抗４１１によつ
て短絡されている。また他の試験信号発生回路１７２〜
１７５の構成も上記と同様になつている。第５図は前記
条件設定回路１９１，１９２の一例を示すもので、端子
５１，５２は夫々前記スイツチ１８３，１８４の一端に
接続されている。

さらに端子５１には３つのスイツチ５３〜５５夫々の一
端が接続されている。上記スイツチ５３の他端は抵抗５
６を介して接地電位点に接続されている。さらにスイツ
チ５４の他端はコンデンサ５７を介して、その一端が前
記端子５２に接続されているスイツチ５８に接続されて
いる。またスイツチ５５の他端は抵抗５９を介して、そ
の一端が前記端子５２に接続されているスイツチ６０に
接続されている。すなわち上記条件設定回路１９１，１
９２において任意のスイツチを閉成することにより、端
子５１，５２間にコンデンサ５７あるいは抵抗５９を接
続したり、端子５１と接地電位点との間に抵抗５６を接
続したりすることができるようになる。次に上記のよう
に構成された回路の作用を説明する。

先ず第２図に示すようにスイツチ１５１〜１５１０夫々
を開放状態、スイツチ１６１〜１６，夫夫を閉成状態、
スイツチ１８１〜１８５夫々を開放状態とするとする。
そして試験信号発生回路１ｒ１〜１７３夫々が任意の電
圧を出力するように動作させる。試１験信号発生回路１
７１から出力される電圧はテストヘツドマトリクス回路
１１の導電路１３１に印加されると共に、スイツチ１６
１を介して導電路１３６に印加される。また試験信号発
生回路１ｒ２から出力される電圧は導電路１３２に印加
されると共に、スイツチ１６２を介して導電路１３７に
印加される。さらに試験信号発生回路１７３から出力さ
れる電圧は導電路１３３に印加されると共に、スイツチ
１６３を介して導電路１３８に印加される。またさらに
導電路１３４，１３，は接地電位に保たれると共に、導
電路１３５，１３１０を伝達する信号は測定回路２０に
おいて計測可能となる。いまここで信号入出力端子１４
１〜１４２０夫夫と被試験半導体素子から導出されてい
る外部接続用端子を接続すると、被試１験半導体素子の
外部接続用端子数は最大２０端子となる。すなわちテス
トヘツドマトリクス回路１１はライン数５、信号入出力
端子数２０のテストヘツドマトリクス回路として使用す
ることができる。ここで外部接続用端子が２０端子の被
試２験半導体素子の特性の良否判別を行なう方法につい
て具体的に説明する。

例えば信号入出力端子１４１〜１４１０夫々に接続され
た被試，験半導体素子の外部接続用端子が入力端子であ
り、信号入出力端子１４１１〜１４２０夫々に接続され
た外部接続用端子が上記入力端子に対応した出力端子で
あるとすると、先ず導電路１２１，１３１の交差する交
点に設けられたスイツチＳａ，Ｓｂおよび導電路１２１
，１３１０の交差する交点に設けられたスイツチＳａ，
Ｓｂを夫々閉成する。上記各スイツチＳａ，Ｓｂを閉成
すると、試１験信号発生回路１７１から出力される電圧
が信号入出力端子１４１を介して被試験半導体素子に入
力すると共に、信号入出力端子１４１１を介して上記電
圧に応じた被試験半導体素子の出力信号が測定回路２０
に入力する。この後測定回路２０は上記信号を計測して
上記２つの端子に係わる特性を判別する。以下同様にし
てスイツチＳａ，Ｓｂを切り替えて全ての端子に係わる
特性を測定回路２０により判別する。このようにするこ
とにより外部接続用端子を２０端子持つた被試，験半導
体素子の特性の良否判別が可能となる。

なお上記説明においてスイツチ１６２，１６３を閉成す
る代りにスイツチ１８４，１８，を閉成すれば、動作可
能となる試験信号発生回路は１つになるが、その代り条
件設定回路１９２，１９３で各条件を設定することが可
能となる。

次に第６図に示すようにスイツチ１５，〜１５１０夫々
を閉成状態、スイツチ１６１〜１６５夫々を開放状態、
スイツチ１８１〜１８５夫々を閉成状態とすることによ
りテストヘツドマトリクス回路１１を従来のようにライ
ン数１０、信号入出力端子数１０のテストヘツドマトリ
クス回路として使用することができる。

このようにこの発明では外部接続用端子数の多い被試験
半導体素子の特性の良否判別を行な、う場合には、スイ
ツチ１５１〜１５１０，１６，〜１６５，１８１〜１８
５夫々を切替えれば良く、従来のように被試験半導体素
子の外部接続用端子数が増加する毎にテストヘツドマト
リクス回路の縦に配設された導電線およびそれに伴なう
スイツチ、信号入出力端子を増加する必要がない。

したがつて装置も小型化することができると共に製造価
格も安価となる。なおこの発明は上記の一実施例に限定
されるものではなく、例えば上記実施例ではテストヘツ
ドマトリクス回路１１の縦横に配設された導電線は夫々
１０組である場合について説明したが、これは１０組以
上あるいは以下であつても良てことはもちろんである。

以上説明したようにこの発明によれば外部接続用端子数
の多い被試験半導体素子の特性の良否判別が行なえ、し
かも小型でかつ装置自体の製造価格の安価な半導体素子
の試験装置を提供することができる。

【図面の簡単な説明】

第１図は従来の半導体素子の試験装置の構成図、第２図
〜第６図は夫々この発明の一実施例を示すもので、第２
図は全体の構成図、第３図は第２図の円内の部分を具体
的に示す図、第４図は試験信号発生回路の構成図、第５
図は条件設定回路の構成図、第６図は全体の構成図であ
る。 １１・・・・・・テストヘツドマトリクス回路、１４１
，１４２０・・・・・・信号入出力端子、１５１〜１５
１０，１６，０〜１６５，１８１〜１８５・・・・・・
スイツチ、１７１〜１７，・・・・・・試験信号発生回
路、１９１〜１９３・・・・・・条件設定回路、２０・
・・・・・測定回路、３１１・・・・・・Ｄ／Ａコンバ
ータ、３３１・・・・・・演算増幅器、３４１・・・・
・・電流バツフア・電圧ブースタ回路。

Claims (1)

【特許請求の範囲】
1. １ 互いに交差するように格子状に配設された夫夫複数
   の導電路と、前記格子状に配設された導電路の各交点に
   設けられた各交点を短絡するための複数の第１のスイッ
   チと、前記一方向に配設された各導電路の両端に夫々設
   けられた被試験半導体素子の外部接続用端子と夫々接続
   される複数の端子と、前記一方向に配設された各導電路
   夫々に直列に介挿されこれらの導電路夫々を２分割する
   ための複数の第２のスイッチと、前記他方向に配設され
   た任意の導電路に接続され被試験半導体素子を試験する
   ための試験信号を発生する試験信号発生手段と、前記他
   方向に配設された任意の導電路に接続され前記試験信号
   に応じて被試験半導体素子から出力される信号を計測す
   る測定手段と、前記第２のスイッチの介挿位置を境にし
   て前記他方向に配設された導電路を２組に区分し一方の
   組の任意の導電路を他方の組の任意の導電路と接続する
   ように前記試験信号発生手段および測定手段寄りの端部
   付近で一方の組の導電路を他方の組の導電路に接続し、
   前記２組に区分され接続された導電路を夫々分離独立さ
   せるための複数の第３のスイッチとを具備したことを特
   徴とする半導体素子の試験装置。