JPS5938680B2 - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPS5938680B2 JPS5938680B2 JP54150904A JP15090479A JPS5938680B2 JP S5938680 B2 JPS5938680 B2 JP S5938680B2 JP 54150904 A JP54150904 A JP 54150904A JP 15090479 A JP15090479 A JP 15090479A JP S5938680 B2 JPS5938680 B2 JP S5938680B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- mask
- address
- under test
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はパターン発生器よりのアドレスにより被試験
メモリをアクセスし、その被試験メモリより読出された
出力と期待値パターンとを比較して試験する装置、特に
その比較部において上記被試験メモリの予め決められた
領域に対して試験を無視するためのマスクを行うように
されたメモリ試験装置に関する。
メモリをアクセスし、その被試験メモリより読出された
出力と期待値パターンとを比較して試験する装置、特に
その比較部において上記被試験メモリの予め決められた
領域に対して試験を無視するためのマスクを行うように
されたメモリ試験装置に関する。
従来のこの種の試験装置においてその被試験メモリの特
定アドレスをマスクしてその部分については試験結果を
出力しない（うにし、或はその結果の如何にかかわらず
正しい出力と見做すようにマスクすることが行かれてい
る。
定アドレスをマスクしてその部分については試験結果を
出力しない（うにし、或はその結果の如何にかかわらず
正しい出力と見做すようにマスクすることが行かれてい
る。
アドレスを単位とし、又はそのアドレス中のビットを選
択してマスクを行うのみならず、被試験メモリの領域、
つまりブロックについてその領域だけを試験したり或は
その領域ぜけを試験しない等のことが行われている。し
かし従来のメモリ試験装置においては被試験メモリの各
アドレスについて複数のビットを持ち、つまり１ワード
が複数ビットで構成されている場合において、試験の際
にブロックマスクを行うには各ビットを選択的に行うこ
とはできず、或るブロックにおいて試験を中止する場合
はそのブロックの全てについて試験を中止していた。
択してマスクを行うのみならず、被試験メモリの領域、
つまりブロックについてその領域だけを試験したり或は
その領域ぜけを試験しない等のことが行われている。し
かし従来のメモリ試験装置においては被試験メモリの各
アドレスについて複数のビットを持ち、つまり１ワード
が複数ビットで構成されている場合において、試験の際
にブロックマスクを行うには各ビットを選択的に行うこ
とはできず、或るブロックにおいて試験を中止する場合
はそのブロックの全てについて試験を中止していた。
つまり従来におけるブロックマスクのための信号は被試
験メモリに対するアドレスの最上位側の複数ビットを直
接用いるか或はアドレスがＸ及びＹアドレスで構成され
ている場合はそのＸアドレス及びＹアドレスの各最上位
ビットを用いてそれをマスク信号としていた。このため
或る領域をマスクすると１ワード複数ビットの場合、そ
の全てのビットについてマスクされてしまつた。このた
め各１ワード中のビットを選択的にブロックマスクする
ことはできず柔軟性に乏しいものであつた。この発明の
目的は被試験メモリに対し、その試験を無視するか否か
を行う場合に１ワードが複数ビツトで構成されていをも
のに対し、その各ビツトについてプロツク毎に選択的に
マスクをすることができ、柔軟性に富むプロツクマスク
を可能とするメモリ試験装置を提供することにある。
験メモリに対するアドレスの最上位側の複数ビットを直
接用いるか或はアドレスがＸ及びＹアドレスで構成され
ている場合はそのＸアドレス及びＹアドレスの各最上位
ビットを用いてそれをマスク信号としていた。このため
或る領域をマスクすると１ワード複数ビットの場合、そ
の全てのビットについてマスクされてしまつた。このた
め各１ワード中のビットを選択的にブロックマスクする
ことはできず柔軟性に乏しいものであつた。この発明の
目的は被試験メモリに対し、その試験を無視するか否か
を行う場合に１ワードが複数ビツトで構成されていをも
のに対し、その各ビツトについてプロツク毎に選択的に
マスクをすることができ、柔軟性に富むプロツクマスク
を可能とするメモリ試験装置を提供することにある。
この発明によれば被試験メモリに対するアドレスの一部
によりプロツクマスクメモリが読出されそのフ狛ツクマ
スクメモリには被試験メモリの１ワードの各ビツトに対
応してマスクを行うか否かを示すデータが記憶されてい
る。その読出されたプロツクマスクデータにより被試験
メモリより読出されたデータのビツトごとに選択的期待
値データとの比較を禁止したり許可したりすることがブ
ロツク単位で行われる。従つて各ワードの各ビツト毎に
異なるプロツクのマスクを行うことができる。次にこの
発明によるメモリ試験装置の実施例を図面を参照して説
明しよう。
によりプロツクマスクメモリが読出されそのフ狛ツクマ
スクメモリには被試験メモリの１ワードの各ビツトに対
応してマスクを行うか否かを示すデータが記憶されてい
る。その読出されたプロツクマスクデータにより被試験
メモリより読出されたデータのビツトごとに選択的期待
値データとの比較を禁止したり許可したりすることがブ
ロツク単位で行われる。従つて各ワードの各ビツト毎に
異なるプロツクのマスクを行うことができる。次にこの
発明によるメモリ試験装置の実施例を図面を参照して説
明しよう。
第１図において１１はパターン発生器を示し、その端子
１２よりＸアドレスが、１３よりＹアドレスが、１４よ
りＺアドレスがそれぞれ出力される。これ等アドレスは
プログラマブルデータセレクタ１５及びデータセレクタ
１６に供給される。プログラマブルデータセレクタ１５
の出力は被試験メモリ１７にアドレスとして供給される
。このグログラマブルデータセレクタ１５は被試験メモ
リ１７によつてその端子位置がパターン発生器１１より
の端子１２，１３，１４におけるＸ，Ｙ，Ｚアドレスの
各ビツト配列と必ずしも一致していないためこれを合せ
ることができるように、つまり対応するＸアドレス、Ｙ
アドレス、Ｚアドレスが対応するビツト配列で印加され
るようにデータを選択するものである。このようにして
被試験メモ１月７がパターン発生器１１よりのアドレス
によりアクセスされ、パターン発生器１１よりの端子１
８からのデータがそのアクセスされた部分に書込まれる
。その後被試験メモリ１７が読出され、その読出された
出力とパターン発生器１１よりのその時被試験メモリか
ら得られるべき正しい値、つまり端子１９よりの期待値
データとが比較部２１でその対応ビツト毎に比較される
。その比較により不一致が検出されると端子２２に出力
が発生する。データセレクタ１６の出力によりマスクメ
モリノ２３がアクセスされ、マスクメモリ２３はその現
在アクセスした被試験メモリ１７に対する試験を有効と
するか無効とするか、つまりその比較結果を無視するか
否かを決定ｆるデータが記憶されている。
１２よりＸアドレスが、１３よりＹアドレスが、１４よ
りＺアドレスがそれぞれ出力される。これ等アドレスは
プログラマブルデータセレクタ１５及びデータセレクタ
１６に供給される。プログラマブルデータセレクタ１５
の出力は被試験メモリ１７にアドレスとして供給される
。このグログラマブルデータセレクタ１５は被試験メモ
リ１７によつてその端子位置がパターン発生器１１より
の端子１２，１３，１４におけるＸ，Ｙ，Ｚアドレスの
各ビツト配列と必ずしも一致していないためこれを合せ
ることができるように、つまり対応するＸアドレス、Ｙ
アドレス、Ｚアドレスが対応するビツト配列で印加され
るようにデータを選択するものである。このようにして
被試験メモ１月７がパターン発生器１１よりのアドレス
によりアクセスされ、パターン発生器１１よりの端子１
８からのデータがそのアクセスされた部分に書込まれる
。その後被試験メモリ１７が読出され、その読出された
出力とパターン発生器１１よりのその時被試験メモリか
ら得られるべき正しい値、つまり端子１９よりの期待値
データとが比較部２１でその対応ビツト毎に比較される
。その比較により不一致が検出されると端子２２に出力
が発生する。データセレクタ１６の出力によりマスクメ
モリノ２３がアクセスされ、マスクメモリ２３はその現
在アクセスした被試験メモリ１７に対する試験を有効と
するか無効とするか、つまりその比較結果を無視するか
否かを決定ｆるデータが記憶されている。
マスクメモリ２３から読出されたマスクデータはアンド
ゲート２４を通じ、更にオアゲート２５を通じて比較部
２１に供給される。被試験メモリ１７よりの読出された
データと期待データとの比較結果を採用するか否かの決
定がされる。マスクデータが存在する場合はその比較結
果は無視されるように構成されている。アンドゲート２
４はそのようなマスクデータを出力するか否かを選択す
るもので端子２６に高レベルが与えられている時アンド
ゲート２４が開かれる。この発明においてはプロツクマ
スクメモリ２７が設けられる。
ゲート２４を通じ、更にオアゲート２５を通じて比較部
２１に供給される。被試験メモリ１７よりの読出された
データと期待データとの比較結果を採用するか否かの決
定がされる。マスクデータが存在する場合はその比較結
果は無視されるように構成されている。アンドゲート２
４はそのようなマスクデータを出力するか否かを選択す
るもので端子２６に高レベルが与えられている時アンド
ゲート２４が開かれる。この発明においてはプロツクマ
スクメモリ２７が設けられる。
プロツクマスクメモリ２７はパターン発生器１１より発
生したアドレスの一部、この例においては端子１４より
のＺアドレスによつてアクセスされる。プロツクマスク
メモリ２７の内部には被試験メモリ１７の１ワード中の
各ビツトに対応してマスクするか否かのデータが記憶さ
れており、プロツクマスクメモリ２７の出力はアンドゲ
ート２８を通じ、更にオアゲート２５を通じて比較部２
１に供給される。プロツクマスクメモリ２７の出力を利
用してプロツクマスクを行うか否かは端子２９に高レベ
ルを与えてアンドゲート２８を開くか否かによつて制御
される。例えば被試験メモリ１７は１６Ｋワード×４ビ
ツト構成であつて１Ｋワードを単位として１６のプロツ
クに分割され、Ｚアドレスによつてその１６の一つが選
択される。
生したアドレスの一部、この例においては端子１４より
のＺアドレスによつてアクセスされる。プロツクマスク
メモリ２７の内部には被試験メモリ１７の１ワード中の
各ビツトに対応してマスクするか否かのデータが記憶さ
れており、プロツクマスクメモリ２７の出力はアンドゲ
ート２８を通じ、更にオアゲート２５を通じて比較部２
１に供給される。プロツクマスクメモリ２７の出力を利
用してプロツクマスクを行うか否かは端子２９に高レベ
ルを与えてアンドゲート２８を開くか否かによつて制御
される。例えば被試験メモリ１７は１６Ｋワード×４ビ
ツト構成であつて１Ｋワードを単位として１６のプロツ
クに分割され、Ｚアドレスによつてその１６の一つが選
択される。
従つてＺアドレスはＺＯｌ〜Ｚ３の４ビツトとされＸア
ドレスは第２図Ａに示すようにＸ。−Ｘ４とＺ。，Ｚｌ
とで構成され、Ｙアドレスは第２図Ｂに示すようにＹ。
−Ｙ，及びＺ２，Ｚ３とで構成されている。ブ町ンクマ
スクメモリ２７のアドレスは先に述べたように端子１４
のＺアドレスのＺ。
ドレスは第２図Ａに示すようにＸ。−Ｘ４とＺ。，Ｚｌ
とで構成され、Ｙアドレスは第２図Ｂに示すようにＹ。
−Ｙ，及びＺ２，Ｚ３とで構成されている。ブ町ンクマ
スクメモリ２７のアドレスは先に述べたように端子１４
のＺアドレスのＺ。
−２３であり、これにより被試験メモリ１７をＯ〜１５
の領域に分割し、その一つを選択するものであり、かつ
プロツクマスクメモリ２７にはその選択した各プロツク
の内の各ワードのビツト毎にプロツクマスクするか否か
を決定することができるように記憶されている。例えば
第３図Ａに示すように１６に分割された被試験メモリの
１Ｋワード毎の各領域０〜１５において、その１ビ゛ン
ト目については゛０″で示す０番、５番、１０番、１５
番の各ブロツクはマスクを行い、その他の１１″で示す
プロツクはマスクを行わない。各ワードの２ビット目に
ついては第３図Ｂに示すように１６分割されたプロツク
中の５番目、６番目、９番目、１０番目のプロツクのみ
をマスクするように構成する。以下同様にして第３ビツ
トについては第４図Ｃ１第４ビツトについては第４図Ｄ
に示すようにプロツク毎に異なるマスクをする。従つて
例えばＺアドレスが第１番目のプロツクを指定している
場合は、プロツクマスクメモリ２７から゛０″，“１１
，゛１１，゛０１なるマスクデータが出力され、第１番
目のプロツクの各ワードの１ビ゛ント目はマスクし、２
ビ゛ント目、３ビ゛ント目はマスクせず、４ビ゛ント目
はマスクすることになる。
の領域に分割し、その一つを選択するものであり、かつ
プロツクマスクメモリ２７にはその選択した各プロツク
の内の各ワードのビツト毎にプロツクマスクするか否か
を決定することができるように記憶されている。例えば
第３図Ａに示すように１６に分割された被試験メモリの
１Ｋワード毎の各領域０〜１５において、その１ビ゛ン
ト目については゛０″で示す０番、５番、１０番、１５
番の各ブロツクはマスクを行い、その他の１１″で示す
プロツクはマスクを行わない。各ワードの２ビット目に
ついては第３図Ｂに示すように１６分割されたプロツク
中の５番目、６番目、９番目、１０番目のプロツクのみ
をマスクするように構成する。以下同様にして第３ビツ
トについては第４図Ｃ１第４ビツトについては第４図Ｄ
に示すようにプロツク毎に異なるマスクをする。従つて
例えばＺアドレスが第１番目のプロツクを指定している
場合は、プロツクマスクメモリ２７から゛０″，“１１
，゛１１，゛０１なるマスクデータが出力され、第１番
目のプロツクの各ワードの１ビ゛ント目はマスクし、２
ビ゛ント目、３ビ゛ント目はマスクせず、４ビ゛ント目
はマスクすることになる。
Ｚアドレスが第２番目のプロツクをアドレスしている場
合はその各ワードの４ビツト目のみをマスクし、１ビ゛
ント目、２ビ゛ント目、３ビ゛ント目はマスクしないこ
と（こなる。ζのよう（こ１ワード中の各ビツトについ
てプロツク毎に選択的にマスクをすることができる。比
較部２１の構成例を第４図について示す。
合はその各ワードの４ビツト目のみをマスクし、１ビ゛
ント目、２ビ゛ント目、３ビ゛ント目はマスクしないこ
と（こなる。ζのよう（こ１ワード中の各ビツトについ
てプロツク毎に選択的にマスクをすることができる。比
較部２１の構成例を第４図について示す。
被試験メモリ１７の読出し出力はこの例においては１ワ
ード４ビツトであつてその４ビツトは排他的論理和回路
３１〜３４にそれぞれ供給される。これ等回路３１〜３
４にはパターン発生器１１よりの期待値パターンが端子
１９より各対応ビツトがそれぞれ供給され、これ等両入
力が比較されて不一致の場合のみ排他的論理和回路の対
応出力が高レベルとなる。これ等排他的論理和回路３１
〜３４の出力はアンドゲート３５〜３８にそれぞれ供給
される。アンドゲート３５〜３８には第１図におけるオ
アゲート２５の各対応ビツトの出力がそれぞれ供給され
る。オアゲート２５に入力されるマスクデータが１０オ
でマスクする場合はアンドゲート３５〜３８の対応する
部分は排他的論理和回路３１〜３４の対応する出力が不
一致で高レベルでも低レベルのままである。マスクをし
ない場合はアンドゲート３５〜３８に高レベルが与えら
れて排他的論理和回路３１〜３４の各データをそのまま
通過させる。しカルマスクを行う場合はそのアンドゲー
ト３５〜３８はその対応する部分が閉じてその通過が阻
止される。アンドゲート３５〜３８の出力が比較結果で
ある不良データ出力となる。以上述べたようにこの発明
によるメモリ試験装置によればその被試験メモリの１ワ
ードが複数ビツトで構成される場合、その各ビツトごと
に選択的にプロツクマスクを行うことができる。
ード４ビツトであつてその４ビツトは排他的論理和回路
３１〜３４にそれぞれ供給される。これ等回路３１〜３
４にはパターン発生器１１よりの期待値パターンが端子
１９より各対応ビツトがそれぞれ供給され、これ等両入
力が比較されて不一致の場合のみ排他的論理和回路の対
応出力が高レベルとなる。これ等排他的論理和回路３１
〜３４の出力はアンドゲート３５〜３８にそれぞれ供給
される。アンドゲート３５〜３８には第１図におけるオ
アゲート２５の各対応ビツトの出力がそれぞれ供給され
る。オアゲート２５に入力されるマスクデータが１０オ
でマスクする場合はアンドゲート３５〜３８の対応する
部分は排他的論理和回路３１〜３４の対応する出力が不
一致で高レベルでも低レベルのままである。マスクをし
ない場合はアンドゲート３５〜３８に高レベルが与えら
れて排他的論理和回路３１〜３４の各データをそのまま
通過させる。しカルマスクを行う場合はそのアンドゲー
ト３５〜３８はその対応する部分が閉じてその通過が阻
止される。アンドゲート３５〜３８の出力が比較結果で
ある不良データ出力となる。以上述べたようにこの発明
によるメモリ試験装置によればその被試験メモリの１ワ
ードが複数ビツトで構成される場合、その各ビツトごと
に選択的にプロツクマスクを行うことができる。
従つて柔軟性のあるマスクデータを発生することができ
、有効に不良解析を行うことが可能となる。尚比較部２
１よりの比較出力に得られた不良データをプロツクマス
クメモリ２７に書込むことによつて次のシーケンスの際
に不良の発生したプロツク部分をマスクして不良解析の
時間を短縮することもできる。その際マスクデータと不
良データとを合せるため書込みの際に不良データを反転
してプロツクマスクメモリに供給する。
、有効に不良解析を行うことが可能となる。尚比較部２
１よりの比較出力に得られた不良データをプロツクマス
クメモリ２７に書込むことによつて次のシーケンスの際
に不良の発生したプロツク部分をマスクして不良解析の
時間を短縮することもできる。その際マスクデータと不
良データとを合せるため書込みの際に不良データを反転
してプロツクマスクメモリに供給する。
第１図はこの発明によるメモリ試験装置の一例を示すプ
ロツク図、第２図はそのアドレスを示す図、第３図はプ
ロツクマスクメモリの記憶例を示す図、第４図は比較部
２１の例を示す図である。 １１：パターン発生器、１２：Ｘアドレス端子、１３：
Ｙアドレス端子、１４：Ｚアドレス端子、１５：プログ
ラマブルデータセレクタ、１６：データセレクタ、１７
：被試験メモリ、１８：データ出力端子、１９：期待値
データ出力端子、２１：比較部、２２：不良データ出力
端子、２３：マスクメモリ、２７：プロツクマスクメモ
リ。
ロツク図、第２図はそのアドレスを示す図、第３図はプ
ロツクマスクメモリの記憶例を示す図、第４図は比較部
２１の例を示す図である。 １１：パターン発生器、１２：Ｘアドレス端子、１３：
Ｙアドレス端子、１４：Ｚアドレス端子、１５：プログ
ラマブルデータセレクタ、１６：データセレクタ、１７
：被試験メモリ、１８：データ出力端子、１９：期待値
データ出力端子、２１：比較部、２２：不良データ出力
端子、２３：マスクメモリ、２７：プロツクマスクメモ
リ。
Claims (1)
- １ パターン発生器からのアドレスにより１ワード複数
ビット構成の被試験メモリをアクセスし、そのメモリの
出力と期待値パターンとを比較部で比較して試験を行う
メモリ試験装置において、上記アドレスの一部によりブ
ロックマスクメモリがアクセスされ、そのブロックマス
クメモリの各ワードには上記被試験メモリの１ワード中
の各ビットごとにマスクするか否かを示すマスクデータ
が記憶されてあり、そのブロックマスクメモリより読出
されたマスクデータにより上記比較部における被試験メ
モリの１ワード中の対応ビットがマスクされるようにし
たことを特徴とするメモリ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150904A JPS5938680B2 (ja) | 1979-11-21 | 1979-11-21 | メモリ試験装置 |
| US06/205,162 US4369511A (en) | 1979-11-21 | 1980-11-10 | Semiconductor memory test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54150904A JPS5938680B2 (ja) | 1979-11-21 | 1979-11-21 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5673364A JPS5673364A (en) | 1981-06-18 |
| JPS5938680B2 true JPS5938680B2 (ja) | 1984-09-18 |
Family
ID=15506919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54150904A Expired JPS5938680B2 (ja) | 1979-11-21 | 1979-11-21 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938680B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488300A (en) * | 1982-12-01 | 1984-12-11 | The Singer Company | Method of checking the integrity of a source of additional memory for use in an electronically controlled sewing machine |
-
1979
- 1979-11-21 JP JP54150904A patent/JPS5938680B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5673364A (en) | 1981-06-18 |
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