JPS593794A - 直列／並列／直列シフトレジスタ記憶装置及び複数個のこのような記憶装置の組み合せ並びに表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は直列／並列／直列シフトレジスタメモリに関す
るものであって、これが基板を具え、この基板の上に各
記憶位置に多値、単一、物理営で表わされるデータ要素
を蓄わえるための記憶位置を設け、前記シフトレジスタ
メモリに電気信号のだめの直列データ入力端子と、受は
取られた信号をデータ要素の表現に変換するための変換
器と、この変換器に接続されていると共にｎ＞１個のス
イッチ位置を具える直列入力レジスタと、各々が１個の
スイッチ位置に接続されていると共に、少なくとも２個
の記憶位置を具え、並列な記憶レジスタを形成するｎ個
の単一記憶レジスタと、関連する第２のスイッチ位置に
よりｎ重に並列配憶レジスタに接続されていると共に、
直列データ出力端子を具える直列出力レジスタとを設け
、更に前記シフトレジスタメモリに、直列入力レジスタ
でｎ個のデータ表現を受は取った後に、これらのデータ
表現を循環的態様で並列記憶レジスタと並列に変換し、
対応する数のデータ表現を並列記憶レジスタから直列出
力シフトレジスタに与えるための転送制御装置を設け、
この転送制御装置がさもなければ直列人力／出力レジス
タだけを動作させ、この転送制御装置がまた表示メモリ
内に蓄わえられている１個又は複数個の故障表示器に基
づき故障であると表示された単一記憶レジスタを無視す
ると共に、関連する第１の冗長単一記憶レジスタを介し
て各にの表示された単一記憶レジスタのために関連する
データ表現を通すのに役立つ直列／並列／直列シフトレ
ジスタメモリに関するものである。

米国特許第４，１５５，１２１号明細書に記載されてい
る１個の既知のこのようなシフトレジスタメモリでは、
各物理量が集積されたコンデンサに蓄わえられている電
荷であって、この電荷が電気駆動信号により段階的に前
進させられる。このようなメモリは電荷転送装置の一種
である断簡電荷結合装置（ＣＯＤ）である。データ要素
は離散的な二値、離散的な多値、更にはアナログでさえ
あり得る。

米国特許第４，０７８，０１２号明細書に記載されてい
るもう一つの既知のこのようなシフトレジスタメモリで
は、物理量はフェリ磁性体基板内の局所的な磁化、即ち
、磁気バブルである。この磁気バブルは基板上に設けら
れている電流導体を付勢することにより又は他の方法で
基板面内で回転する磁界により駆動できる。データ要素
は（専らというのではないが）通常は離散的な二値であ
る。

このようなメモリの製造時には故障が起こるが、これら
の故障は通常単一記憶レジスタが入っている可成り大き
な区域に存在する。製造工程の生産量は余分な、それ故
各目的に冗長な単一記憶レジスタを設け、１個又は複数
個の故障した単一記憶レジスタが生ずる場合に、代りに
それを用いることにより増大させることができる。故障
した記憶レジスタの検出は製造時に行なうこともできる
。

しかし、製造時にメモリ装蓋内でメモリ付きの基板を組
み立てる前では、このようなメモリは揮発性であって、
順次の製造段階時に各シフトレジスタメモリ内の故障の
位置をアップツーデートに配録するためには高価な二重
合計作表装置を必要とする。故障の位置はメモリ毎に異
なることがあり得る。また、付加的な問題も起こり得る
。燕し、（他の）迅−記憶レジスタが動作時に故障する
こともあり得るからである。

本発明の目的は、自己学習的で、従って、故障した単−
記憶レジスタに関する作表が直接シフトレジスタメモリ
に結合されている回路で行なわれ、故障した単一記憶レ
ジスタの位置決めと補正が少くとも２個の群の冗長な単
一記憶レジスタで行なわれる前述した形式のメモリを提
供するにある。

この目的を達成するため、本発明は少なくとも２個の状
態を具える多重状態シーケンサを設け、各関連状幅で入
力レジスタと出力レジスタとに対し、関連する群の単一
記憶レジスタに関係する一群のデータ表現を表示すると
共に、表示された群のデータ表現に少なくとも誤り検出
符号に従って形成された冗長なデータ表現を加え、第２
の冗長な単一記憶レジスタを介して表示された群のデー
タ表現と共に前記の冗長なデータ表現を通し、出力レジ
スタに与えられた時は関連群のデータ表現を再度表示し
、誤り検出装置を直列データ出力端子に接続して前記符
号により新しい単一記憶レジスタを表示された群のデー
タ表現に対し、「良好」又は少なくとも「疑わしい」と
表示し、後者の表示情報が表示メモリに与えられて故障
表示器を形成することを特徴とする。

誤り検出符号はここでは成る量だけの誤動作が生じたこ
とを条件として一群の単一記憶レジスタが正しく又は間
違って動作したかを表示できる符号を意味するものと理
解すべきである。一層多くの故障が生じた時はこの符号
は正しい検出結果を出す必要はない。明らかに、入力レ
ジスタ及び出力レジスタでは多重状態シーケンサの成る
状態が異なる群のデータ表現を表示することができる。

注意すべきことはデータ表現の表示はまた関連する単一
記憶レジスタをも暗示することである。アナログデータ
の誤り検出符号は、例えば、関連する記憶レジスタに二
重に供給することにより得られる。この時出力端子に過
大な不一致があることは状態「疑わし℃・」を表示する
。十分に大きな数の「疑わしく・」という表示は質が「
悪℃・」ことを意味する。

転送信号の制御の下に、多重シーケンサを状態のサイク
ルの次の状態に進めると好適である。各関連単一記憶レ
ジスタを多重状態シーケンサの少なくとも一つの状態で
表示する。このようにして全部のシフトレジスタを反復
的態様で組織的にテストすることができ、故障した単一
記憶レジスタを迅速に検出することができる。前進は各
転送毎に行なうことができるが、これはそれ自体では必
要ではない。

前記符号を誤り訂正符号とすると好適である。

誤り訂正符号は、ここでは、成る量だけの誤動作が生じ
たことを条件として、一群の拒−記憶レジスタ内の故障
した単一記憶レジスタのデータビット表現を訂正できる
符号を意味するものと理解すべきである。誤動作の量が
一層大きいと、間違った単一記憶レジスタが故障と表示
される可能性がある。しかし、正しく機能して℃・る誤
り訂正符号は任意の故障した単一記憶レジスタを明確に
同定する。誤り検出符号を用℃・ると通常は一層の単一
記憶レジスタだけが「故障」と表示できる。斯くして、
８個の異なる分類がある。「良好」　：故障が検出され
なかった；「故障」：同定された単一記憶レジスタで故
障が生じた蔓及び「疑わしい」：故障が生じているが、
単一記憶レジスタが未だ同前配符号を多数決決定符号と
すると好適である。

このようにするとデータビットの受信と実時間で訂正を
適切に実行でキることが判明してし・る。

本発明はまた前述した形式の少なくとも２個のシフトレ
ジスタメモリを具え、少なくともビットレベルでこれら
のシフトレジスタメモリを等時性的に、駆動するための
同期装置を設けた記憶装置にも関するものである。２個
の循環的な現象はそれらが各々もう一つのサイクルに関
して一定の時間位置を示す時等時性である。

本発明はまた一■述した形式の少なくとも１個のシフト
レジスタメモリを具え、これがこれまた記憶＠筒内に含
められるテストパターン発生器の出力端子に結合され、
状態「テスト」と状態「動作」とを具える制御装置を設
け、テストパターン発生器は専ら状Ｐ４「テスト」で活
性化され、その後で自動的に状態「動作」を取り、テス
トパターン発生器が止まる記憶装置に関するものである
。状態「テスト」は例えば電源がスイッチオンされる度
毎に活性化され、状態「動作」ではこの時もテストされ
たメモリが再び存在する。

本発明はまたシフトレジスタメモリ又は上述したｌｅ記
憶置を具え、シフトレジスタメモリ又は記憶装置の記憶
容量が画像ラインで構成された２次元の画像フレームを
記憶するのに十分である表示装置に関するものである。

このような画像には何時も「１００％信頼できる」とし
・う要求を課す必要はなし・こと及び装置がスイッチオ
ンされる度毎に故障した車−記憶レジスタを再度捜すこ
ともしばしば許されることが判明して℃・る。故障した
記憶レジスタの数が過度に多υ・時又は関連する表示群
間のその分布が過度に不規則である時は、スイッチオン
現象の後記憶装置は再度信頼できるものとなる。

図面につき本発明の実施例を詳細に説明する。

Ｍ　ｌ　ａ図は本発明の一実施例に加えることができる
直列／並列／直列シフトレジスタの図である。

記憶位置は黒丸で示されて℃・る。このような記憶位置
の物理的な相は刊行物に十分に開示されており、ここで
入念に説明することはしない。要素２０は順次に電気信
号を受は地るデータ入力端子である。簡明にするために
、以后ここではこれらの記憶位置は二値データだけを蓄
わえることができるものとする。多値又はアナログデー
タを記憶する技術自体は周知である。要素２２は順次の
電気信号の値をその二値表示に変換する変換器を示す。

簡明ならしめるたｄ）、アナログ−ディジタル変換に関
する問題はここでは一切無視する。変換器２ｚはライン
ｚ４から別個の同期又は制御信号を受は取ることがで争
る。符号２６と２８とにより示された記憶位置間の両端
を含む記憶位置はスイッチ位置を構成する。蓋し、これ
らの記憶位置は一側からデータ表示を受は地り、このデ
ータ表示を２個の他側の一方に選択的に出力できるから
である。ここに図示したこのようなスイッチ位置を２４
個具え、これらが−緒になって一個の直列入力レジスタ
を形成する。符号８０と８２により示された紀憶位胃間
の記憶位置も両端を含めてスイッチ位置を構成する。蓋
し、これらの記憶位置は２側からデータ表示を受は取り
、このデータ表示を一個の別の側に出力できるからであ
る。図示したレジスタではこのようなスイッチ位置が２
４個あり、これらが−緒になって直列出力レジスタを形
成する。符号２６と８０により示された記憶位置間には
１８個の記憶位置があり、これらの記憶位置は一緒にな
って単一の記憶レジスタを形成する。このような単一の
記憶レジスタが２４個存在する。前記の直列出力レジス
タに接続されて電気信号を出力端子８６から供給して一
時に蓄わえられていたデータを別の用途で利用できるよ
うにする変換器８４が存在する。同期制御信号は入力端
子８８で受は取ることができる。このメモリは三部に組
織化されて（・る。１５Ｘ１１’１個の記憶位置を有す
る並列記憶レジスタと入力レジスタ及び出力レジスタの
関連する部分とを具える部分４４はデータの名目値を収
容することができ、メモリのサイズもそのように選ばれ
ている。このメモリは次のように動作する。データは直
列入力レジスタの駆動の１５個の順次の期間存在させら
れる。

この結果蓄わえられたデータ表示が部分４４と整列させ
られた時、これらのデータ表示は入力スイッチの活性化
により並４＋＋に一位置下方に移される。

同時に等しく・婿のデータが直列出力レジスタに加えら
れ、更に並列記憶レジスタ内の全ての他の表示が一位置
下方に駆動される。データを直列人力し）スタに書き込
むのと同時に対応する量のデータが直列出力レジスタか
ら読み出される。板層このサイクルが繰り返される。

部分４ｚは８個の第１の名目的に冗長な単一の記憶レジ
スタを具える。これらのレジスタは部分４４内に８個迄
の故障した単一の記憶レジスタが存在する時でも公称記
憶容量がとれるようにするために設けられる。一つの方
法は部分４４内のレジスタの一つに代えて部分４２内の
レジスタの一つを用℃・ることである。しかし、これは
直列入力及び直列出力レジスタについてデータ表示の順
序が変更されることを必要とする。しかし、以下に述べ
る実施例では、データビットの順序が保たれる。例えば
、最右端の単一の記憶レジスタが故障した時は、使用す
べきメモリの部分を１個の単一の記憶レジスタだけ左に
ずらされる。もう一つの例を挙げれば、右端から５番目
の単一記憶レジスタが故障した時は、右端から最初の４
個のレジスタを普通のように使用すると共に、使用すべ
きメモリの残りの部分は１個の単−記憶レジスタだけス
ラサレル。いくつかの故障した車−の記憶レジスタ（例
えば、部分４２に納められているのと同数のレジスタ、
即ち高々８個迄）がある場合は、対応する手続をとる。

部分４０はいくつかの第２の名目的な冗長単一記憶レジ
スタを具える。前述した態様で各１５個のデータ表示の
系列がシフトさせられるのと一緒になって６個のデータ
ビット表示の系列がシフトされ、前記１５個のデータ表
示の副群と組んで少なくとも誤りを検出でき且つ更には
訂正もできる符゛号が形成される。このような符号につ
いては後に第２図及び第８図につき詳しく述べる。この
図示した直列／並列／直列シフトレジスタメモリの記憶
時間は（冗長記憶レジスタを含めて）全部の単一記憶レ
ジスタにつき１４Ｘ２４個の駆動期間に等しい。単一記
憶レジスタの長さに差異を入れることはオランダ国特許
願第８２０２８６５号に記載されてし・る。また、所定
の場合は直列式入力及び／又は出力レジスタを１個又は
複数個の言ｅ憶位置だけ拡張し、例えば入力データと出
力データとの間に一層有利な時間関係を得るようにする
と好適である。

第１ｂ図は第１ａ図に示した構造に基づく画ｆ象メモリ
を具える表示装置のブロック図である。画呻は、例えば
、ヨーロッパ大陸の方式に従う普通のテレビジョン画像
として構成される。複合ビデオ信号が入力端子４１に到
達する。本例では、画素周波数をカラー副搬送波周波数
の４倍、即ち約１７　、７　ＭＨｚに選ぶ。それ故、５
２マイクロ秒の（帰線時間を除く）画像ラインは９２０
個の画素を具える。画像周波数並びにライン及びフレー
ム帰線信号は分解回″路４８で複合ビデオ信号から取り
出される。また、各画素につき、アナログデータは、例
えば、８ビツトのビット系列に変換され、°それが出力
導線４８に現われる。第１ｂ図にはこれらの８ビツトの
一つだけに対する処理回路が示されている。プロセッシ
ングブロック５ｏは多重状態シーケンサの一部を具え、
出力導線４６上の各ライン帰線信号により予じめ定めら
れた有限個の状態の一つを経て前進させられる。これら
の状態の各々において、多重状態シーケンサは関連ライ
ンにつき９２０個の画素か成る群が受信されたことを示
し、この群に℃・くつかの冗長ピッｌを補う。出力導線
４５上の画素周波数信号の制御の下に、プロセッシング
ブロック５０は出力導線５２に９２０個の画素ビットと
、誤り検出符号を作るように形成された冗長ビットと、
有効に利用されていない単一の記憶レジスタに印加され
るいくつかのダミービットとを出力する。種々のカテゴ
リーのビットが出力導線５２に現われる順序はそれ自体
は任意である。この順序は第１ａ図に示したような構造
に種々の部分を画成する。故障した単一の記憶レジスタ
は実効的に使用されないが、これは表示メモリ６０から
出力導線６１に出力されたデータの制御の下に行なわれ
る。また、最初の名目的に冗長な単一記憶レジスタの、
未だ必要とされないものも有効に使用されない。画像デ
ータ自体に対しては全部で９２０だけが使用される必要
があるからである。出力導線５２に第１ａ図に示したよ
うに構成された直列／並列／直列シフトレジスタメモリ
５４を接続する。このメモリは画素周波数信号を受は取
り、直列人力／出力レジスタの活性化と第１ａ図の変換
器２２及び８４に与える。メモリ５４はまた革−の記憶
レジスタを活性化するためのライン帰線信号も受は取る
。この簡鵬化されたセットアツプは画（象うイン当りの
直列人力／出力レジスタへ与える活性化パルスの正しい
数を供給するために必要な回路を示していな℃・。この
数は述べられる詳しい実施例では９８０に等し℃・。（
もう一つの実施例では、完全な画像を蓄わえるために２
個以上のメモリ５４をプロセッシングブロック５０の出
力端子に接続する）。

ブロック５６は皐−の記憶レジスタが良好であるか、疑
わし℃・か又は故障しているかを分類する評価回路を表
わす。これは多重状態シーケンサの残部を具え、プロセ
ッシングブロック５ｏからの出力導線５８から関連出力
導線に対し冗長ビットが伴なわれて℃・る車−の記憶レ
ジスタの群を示す表示情報が供給される。好ましくは導
線６２を介して表示メモｌｊ　６０がら評価回路５６が
単一の記憶レジスタが疑わし℃・ことを示すデータをも
受は取る。普段は導線６１上のデータと導線６ｚ上のデ
ータが何時も対応する。成る量のデータビットを入力す
る時に正しく動作する単一の記憶レジスタは同じ量のデ
ータを出力する時依然として正しく動作する。これは後
に（第４図及び第５図）述べるブロック５０．５６及び
６ｏが特定の構造を有する時そうなる。しかし、偶然に
この仮定が成立せず、一時的に表示されるし・くっがの
画素の水平位置が本来あるべき位置に対し１個又は複数
個の場所だけずれることがある。評価回路５６がこれ迄
「良好」又は「疑わしい」と考えられてきた成る単一の
記憶レジスタが故障したことを検出する時、この情報は
導線６４を介して表示メモＩＪ６’０に与えられる。こ
の結果導線６１及び６２上の情報が変えられ、関連する
単一の記憶レジスタがも早や使用できなし・ことを表示
する。実行可能であり、装置がこの目的に適して℃・る
（第５図ではなし・）限り、正しくな（・ことが判明し
た情報は評価回Ｍ５６で訂正される。この時画素情報は
訂正された形伸で且つ前に加えられた冗長情報を除℃・
て出力導線６６に出力される。この出力導線６６には通
常のタイプとすることができるティシタルーアナログｆ
換器な具える実際の表示装置６８が接続される。この表
示装置６８は（アナログ画ｒ＃信号を再生するたぬの）
　ｌｉ！ｉ素周波数周波数ン帰線信号及びフレーム帰線
信号をも受は取る。画像メモリは蓄わえなければ不可能
なような特別な処理をデータに施すのに使用することが
できる。このようにして磁気テープのような記憶媒体で
生じ得るような脱落のような故障が画像から耶り除かれ
る。

画像への他の処理は形状の認識と、所定の現象の強調と
である。代りに、画像メモリは、例えば。

表示装置に「静止」テレビジョン画倦を与えるために、
℃・くらかの時間面ｆｌ’を保持するのに使用すること
ができる。この時はシフトレジスタメモリにフィードバ
ック回路を設ける。所望通りに画像データをシフトレジ
スタメモリに与えたり、与えなかったりするためにセレ
クタスイッチを設けることもできる。いくつかの画像メ
モリを並列に接続し、各メモリにセレクタスイッチの「
自己」の位置を与えることもできる。

第２図は自己字書＠首で誤り検出符号を用いることを示
す。この第２図は各々が１６個の画素ビ１□ットを含む
１２個のラインを示す。各ビットは正方形の記号を与え
られても・る。各ラインの１６個の画素ビットは第１ａ
図につき述べ、第１ｂ図で符号５４で示したのと類似す
る回路内で単一の記憶レジスタの夫々一つを介してシフ
トさせられる。□多重状態シーケンサにより表示された
画素ビットは各行につき４個ハツチングを施しである。

最后の列は付は加えられた冗長ビットを示す。これは各
打上に示されたビットと組んで単一のパリティビットを
構成し、従って１個の誤りの検出符号が得られる。例え
ば、各行の５個の・・ツチングされた正方形内の「ｌ」
の数は奇数でなげればならない。「１」の数が偶数であ
る時は関連桁上に表示されたビットは「疑わし℃・」。

冗長ビットは何時も「良好」であると看做す。例えば、
各行７０゜７２及び７４上の５侭のハツチングされた正
方形内の１の数が偶数であれば、これらの行の各々の第
１のビット、従って全ての打上の第１のビットは「間違
」って℃・る可能性がある。他方性７０及び７２上の１
の数が偶数であるが、行７４上の［Ｊの数が奇数であり
、行７６上の「１」の数も同じである時は関連性の特別
なデータ内容により誤り検出が禁止される可能性がある
。例えば、単一の記憶レジスタが何時も信号「１」を出
力する可能性がある。それ故、このような場合関連デー
タが本当に「ｌ」であれば、誤りは導入されない。この
ようにしてこの特別な例では何時も明白となる誤りを起
こす単一の記憶レジスタは１２個の行が調べられた後（
高々６８個の記憶レジスタの一つが誤っていると看做す
）限定される（ピンで指摘される）。何時も明白ではな
い誤りを起こすレジスタを指摘するためには、多数の画
像行のデータを調べ、結果をまと房なければならなし・
。

多数の正しい結果がこの点で得られた後「疑わしい」単
一の記憶レジスタは再度「良好コなものと考えることが
できる。この時唐に到達する迄これはずっと「故障」と
して取り扱うことができる。

しかし、依然として使用する必要がある場合は、関連デ
ータは名目的に冗長な４に−Ｍｅ憶レジスタにコピーし
なげればならない。

第８図は自己学習＠置での誤り検出／誤り訂正符号を用
いることを示す。ここでも各順次の画像ラインに関連す
る１６個の画素ビットが１６個の単一記憶レジスタの夫
り一つを介してシフトさせられること及び各ライン毎に
（ハツチングされた１）４個のビットが状態シーケンサ
により表示されるものと看做す。今度は８個の名目的に
冗長なｍ　−記憶レジスタが存在し、その各４個の群が
表示されたデータの−組みの複製を蓄わえるものとする
。

各表示されたビット及びその２個の複製物に関して誤り
検出／誤り訂正でピッ）　ｆｌ＋１の多数決決定が行な
われる。これから直接単一の配憶レジスタの「良好」／
「故障」の表示が行なわれる。特定のビット（本物のビ
ット及びその２個の複製、従って例えば矢印で示した記
憶レジスタ２．１８及び２２）に対応する８個の記憶レ
ジスタのうち高々１個が故障して℃・るものとする。こ
うなると４個の行を調べ終った後何時も明白である誤り
を生ずる任意のレジスタを指摘（限定）することができ
る。しかし、実際には、平均して故障したレジスタが存
在しても対応するビットの半分以下で明らかになり、一
致することはそうしばしばないことに気付こう。それ故
、通常はそう時間は取らなし・。

以下に第４図な（・し第６図につき述べる構成は第８図
につき述べたプロセスの修正に基づ℃・ているａしかし
、他の方法も存在する。例えば ｍり検出はブロック動作する。ｉｚ図のプロセスにより
故障が検出された時は、シーケンサにより示された４個
の単一記憶レジスタの全ブロックが故障ととられる。

−４個の表示された単一配憶レジスタの群内に故障があ
る時、この故障に基づく１個の誤りを全ビットに暇って
８の最小ハミング距離を有する符号が用℃・られる時な
らば、冗長記憶レジスタにより訂正することができる。

最小ハミング距離が４のものを用いる時は、加えてどの
関連単一記憶レジスタが犯人であるかを検出することが
できる。

最小ハミング距離をもっと増せば（より入念な処理が必
要となるが）更に訂正を行なうことがで錬る。

−同筒された牟−の記憶レジスタを通して冗長な情報を
導びく必要はない。所定のレジスタを交互に本来のデー
タと冗長データとに用いることができる。

第４図は就中表示メモリと組み合わされる多重１状態シ
ーケンサの第１の部分を示す。（第４図及び第５図に示
す回路は一緒になって実質的に第１ｂ図のブロック５０
　、”５６及び６ｏを作る）。

第１ｂ図の出力導線４８から取り出されたデータビット
は順次に端子１００に到達する。そしてこれるシフトレ
ジスタ１０２に蓄ゎえる。このシフトレジスタのシフト
パルス、画素クロック信号は１７．７　ＭＨ２（副搬送
波周波数の高調波）の周波数で本例では端子１０４に現
われる。この端子１０４は第ｉｂ図の出力導線４５から
これらの信号を受は取る。この端子１０４は就中デコー
ダに接続されてし・るプログラムカウンタを表すブロッ
ク１２０に接続されている。要素１００はシフトレジス
タからの４個の並列な入カ婦子を有する四重切換えスイ
ッチである。この四重切換えスイッチ１０６は端子ＩＬ
１８からの選択信号により制御されるが、この選択信号
はプログラムカウンタ１２０から取り出される。画像ラ
イン内開始時においてシフトレジスタ１０２の並列な出
力導線は夫すのシフトレジスタ１１０〜１１６の直列な
入力端子に結合される。これらのシフトレジスタは（テ
キサスインストルメンツ社表の）タイプ５Ｎ７４１６４
のモジュールであり、各々１２ビツトの記憶容量を有す
る。これらのシフトレジスタ１１０〜１１６用のシフト
パルスはＡＮＤゲート１７．７ １１８から取り出され、−ＭＨ７，の周波数を有する。

この目的でこのＡＮＤゲート１１８はインバータ１２６
を介して入力端子１０４からパルスを受は取ると共に、
プログラムカウンター２０の反転させられた出力１°及
びΣ１をも受は取る。このようにして本例では各画像ラ
インの９２０個のデータビット（関連する完全なライン
期間内でこの内部的生起が第６図の時間線図の最上行の
「高し・」部分により示されて℃・る）が１一番多重組
織でと１・り上げられる。これは上述した回路配置が画
像周波数が高すぎる磁気バブルメモリと一緒に使用する
ように設計されているためである。勿論、ことに示され
たのと類似の態様で他の多重組織を用いることもできる
。直列／並列／直列シフトレジス・タメモリの容瞼力ζ
十分大きく、このメモリが十分に高い制御周波数を受は
容れることができる場合は、多重組織は必要ない。

ブロック１２０内のプログラムカウンタはタイプ５Ｎ７
４１６８の８個の縦続接続された１６による除算器から
成る。このプログラムカウンタは順次の徐算器段出力端
子２°−２９を具え、必要とあれば、これから関連した
反転信号２０．２１．・・・を形成する。デコーディン
グはカウンタの内容を永久的に調整されている標準の数
と比俯し、両者が一致すれば正し℃・極性のパルス状の
信号を出力する比較器により行なわれる。このカウンタ
は１０２３迄計数するが、これは容易Ｋ（ライン帰線期
間を含む）６４マイクロ秒の画像ライン内で適合する。

除算器の状伸出力端子２１０はＪＫフリップフロップ１
２２（タイプ５Ｎ７４１０７Ａ）のＪ入力端子に接続す
る。こうして、カウンタが０かも１０２８迄計数し終っ
た時このフリップフロップは切り換えられる。このフリ
ップフロップの反転出力端子（互）は力らンタ１２０の
８個の除算器の各々のリセット入力端子に接続し、計数
を止めるために、８個の１６による除算器の最下位のも
のの「カウント−イネーブル」接続ピン７及び１０ｉＣ
も接続する。カウンタはそれ酸１０２８迄計数した時停
止させられ、リセットされる。ス、。

・タート信号５ＴＲＴはフリップフロップ１２２のに入
力端子に加えられ、従ってこれが生じた時フリップフロ
ップ１２２はスイッチバックされ、カウンタは再スター
トする。このスタート信号は例えばライン帰線信号（第
１ｂ図の出力導線４６）に応答して通常の態様で各ｉｆ
Ｉ像ラビライン始時に形成することができる。

フリップフロップ１２４は各ライン中にシフトレジスタ
１１０〜１１６に加えられるシフトパルスの数を決める
。このフリップフロップはタイブト・ＳＮ？＋１０７で
あってそのＪ入力端子にシフトパルス終了信号を受は取
る。これは、例えば、フリップフロップ１２２で受は取
るのと同じ信号「２１０　Ｊとすることができる。しが
し、記憶壁間を節約するために、ブロック１２０内のカ
ウンタが９７６（９２０＋４４＋１２）イ固のパルスを
受は取ったことを示す信号の方が一層好適である。

フリップフロップ１２２のＱ出力信号はフリップフロッ
プ１２４０に入力端子に到達する。シフトレジスタ１１
０〜１１６は直列／並列変換レジスタ１０２　ｈ’−４
ビツトを受は増る度毎にシフトパルスを受は取る。要素
１２８〜１３４はタイプ５Ｎ７４１５０のセレクタであ
る。各セレクタの１２個の入力端子は並列に関連シフト
レジスタ（ｌｌＯ〜１１６）の出力端子に接続し、出力
端子は第１ｂ図の出力導線５２に対応する出力端子（１
３６〜１４２）に接続し、今度は関連する直列／並列／
直列シフトレジスタメモリ（図示せず）に接続する。本
例ではこれらのメモリ（これらは−緒になって第１ｂ図
のメモリ５４に対応する）１″り１２８〜１８４は夫々
の４ビツトカウンタ１４４〜１５０の出力信号により制
御される。最初はこれらのカウンタは全て状態「ｏ」に
あり、従って、関連シフトレジスタ（１１０〜１１６　
）１の第１段の出力端子が直接に関連出力端子（１８６
〜１４２）に接続される。このカウンタの計数状態が更
に進むと関連シフトレジスタの夫々の箕ｚ段、第８段等
の出力端子が直接関連出力端子に接続される。このよう
にしてカウンタがインクリメントされる度毎にシフトレ
ジスタ入力端子と関連出力端子１８６〜１４２との間の
遅延が大きくなり、ダミービット位置（実際には直前の
ビットの復興物を含む）が出力データ流の中に形成され
る。

このようなダミービット位置の形成はＩ＠６図の時間線
図の第２行に象徴的に示されている。そこでは時間間隔
９２０内に生起するこのようなビット位置が６個ビット
流の途切れとして示されている（「高」信号はそれが「
ｏ」に関連するが、「ｌ」に関連するかにかかわらず、
「適切な」情報を示す）。ダミービット位置はカウンタ
１４４〜１５０の一つがインクリメント信号を受は取る
度毎に形成される。セレクタ１２８〜１Ｂ＋の構造のた
め、所定のライン期間の間に最大で４×１１＝４４個の
ダミービット位置が作られる。この最大数のダミービッ
トが作られる時は出力データビットが生ずる時間間隔は
第６図の単なる時間間隔ｒ９２０Ｊから拡大され、第６
図で符号「４４」により示された時間間隔をもカバーす
る。カウンタ１４４〜１５０は夫々のＡＮＤゲート１５
２〜１５８からインクリメント信号を受は取る。これら
のＡＮＤゲー）１５２−１５８の各々の入力端子は夫々
インバーター２６からの反転されたクロックパルスと、
読み出し／書き込みメモＩＪ　１６０からの関連する出
力信号とを受は取る（このメモリー６０は第１ｂ図のメ
モリ６０に対応する）。本例では各画像ラインは４個の
チャネルの間で分割され、各々に９２０−２８０個の画
素が供給される。

各チャネルに対し、１１個の第１の名目的な単一配憶レ
ジスタが与えられる。従って、装置が対処１゛□１ できるのをやめる前に□之５％の単−記２８０＋１１ 憶レジスタが故障する可能性がある。メモＩＪ　（ＲＡ
Ｍ）１６０は各々が４ビツトから成る２　５６　（ｗ”
）Ｒを記憶する記憶容量を有する。１個又は複数個の１
が生ずる各飴は１個又は複数個の１が生ずる時゛その語
の１個又は複数個のビット位置が関係する１個又は複数
個のカウンタに読み出された時インクリメント信号を受
は取らせる。画イ象うイン当り高々９７６個の適切な又
は不適切なビットが直列／並列／直列シフトレジスタメ
モリに加えられる・・°から、メモＩＪ　１６０の最大
容量は使用されな℃・。

メモリ１６０はカウンタ１２０の出力２　・・・２　に
よりアドレスされるが、このカウンター１２０は８重２
−１セレクタ４００を介してメモリ１６０に接続されて
いる。端子４０４上のｌ−込みイネーブル信号（ＷＥ）
はセレクタ４００にも印加され、カウンタ１４０のカウ
ントを毎回読み出しアドレスとして使用する。メモＩ７
１　（１０の書き込み動作については後に述べる。ダミ
ービット位置が形成されるため、情報を含むビットの多
くが画ｆ象ラインの位ｆｉＫ対応する瞬時よりＪＪｔ、
・瞬時に出力端子（１８６〜１４２）に現われる。第６
Ｍの第２行には時間間隔「４４」に鉢、６個のこれらの
ダミー位置の累積効果が示されて℃・る。今度は６個の
情報を含むビット位置が時間間隔４４に生ずる。

多１Ｊ構成のため、これらのビット位置は互に直接隣接
する必要は必らずしもない。これは失なわれたビット（
矢印）で象徴化されて℃・る。第４図の回路は４イ内の
ラッチ回路１．６　ｚ〜１６８を具え、これらのラッチ
回路にはデータ出力端子１８６〜１４２上の信号が供給
される。これらのラッチ回路１６２〜１６８の出力端子
は四重切換えスイッチ１０６の入力端子に第２の組の入
力データを供給する。４個のラッチ回路は８ピツト比較
器１７０の出力端子１６８から記憶制御信号を受は取る
。このようにして各記憶制御信号が生ずる時（図面を簡
明ならしめるため制御接続は省略しである）、直列／並
列／直列シフトレジスタメモリに加えられた４ビツトは
ラッチ回路にも蓄わえられる。このようにして次にこれ
らの４ビツトはスイッチ１０６の切り換えによりシフト
レジスタ１１０〜１１６、従って二度目にデータ出力端
子１８６〜１４０に加えられる。このようにして第８図
につき述べたタイプの誤り訂正符号が形成される。

要素１７２は８ビツトカウンタであるが、これは入力端
子１７４から入ってくるフレーム帰線信号５ＴＲＴによ
りゼロ状態にセットされ、入力端子１７６から入ってく
るライン帰線信号によりインクリメントされる。このよ
うにしてこのカウンタの内容はテレビジョン画像内のラ
イン番号を示す。

カウンタ１２０からの出力ビット２　・・・２　は図示
した態様で比較器１７０の下側の入力端子に到達する。

第１の画像ラインの場合、比較器１７０は第１の４個の
画素に対し「一致」信号を供給する。

第２画慣うインσ場合は第２の４個の画素に対し一致信
号を供給する等々。これが起る度毎に１個のデータビッ
ト（多くはダミーデータビット）が各ラッチ要素１６２
〜１６８内に冗長な態様で蓄わえられる。ＲＡＭ　ｌ　
６０の入力端子１７８にあるデータは第５図の回路内の
比較器から導びかれたもので、これは故障した単一記憶
レジスタを表示する。これが起こる時書き込み制御信号
が入力端子ＷＥ　（書き込みイネーブル）に現われ、セ
レクタ４００は切り換えられ、ｉ＃き込みアドレスがカ
ウンタ１７ｚ（導線４０２）の内容により構成される。

斯くして要素１６０は表示メモリを形成する。そしてこ
のメモリの２５６個のアドレスのう第６図でＭｚ行は「
１２」と印されたブロックを示す。これらの１２個のビ
ットの期間において、四重切換えスイッチ１０６は入力
端子１０８に制御信号を受は取るが、この制御信号はデ
コーディング要素（図示せず）によりプログラムカウン
タ１２０内のカウントから導ひかれる。これらの１ｚ個
のビット期間において、ラッチ回路１６２〜１６８のデ
ータ出力端子は関連するシフトレジスタ１１Ｏ〜１１６
のデータ入力端子に結合される。また、この時カウンタ
１４４〜１５０はリセット信号を受は取る。Ｊｕｒ＜し
てシフトレジスタ１１０〜１１６Ｖｃ８個の順次のシフ
トパルスの持続時間につき同じ関連ビットを受は取る。

これが生じた後、カウンタＩＺ（ｌは端のカウントに到
達するのに必要な残りの４８個のカウントを計数し続け
る。しかし、フリップフロップ１２４がリセットされて
いるためシフトレジスタはも早や活性化されない。

第５図は多重状態シーケンサの第２の部分を示す。デー
タビットと冗長ビットとは直列／並列／直列メモリから
入力端子ＺＯＯ〜２０６に到達するが、これらのメモリ
は一画像フレーム期間に等しい遅延を与える。１２ビツ
トシフトレジスタメモリ２０８〜２１４は第４図の要素
ｌｌｏ〜１１６の構造と対応する構造を有する。これら
はデータ流からダミーデータビットを除くのに役立つ。

セレクタ２１６〜２２２は第４図のセレクタ１２８〜１
８４に類似する。これらのセレクタは第４図につき既に
述べたカウンタ１４４〜１５０により制御される。これ
らのカウンタがインクリメントすると、さもなければ関
連する瞬時に対応するシフトレジスタから対応するセレ
クタの出力端子に現われるであろうデータビットが現わ
れず、従って処理されない。注意すべきことは、ライン
の開始時におｔ・て、シフトレジスタ２０８〜２１４で
最大の遅延（１２シフト期間）が達成されるようにカウ
ンタ１４４４〜１５０がセレクタ２１６〜２２２を制御
することである。この遅延は関連するカウンタがインク
リメントする度毎に１単位だけ小さくなり、これが起こ
る度毎に１個の（ダミー）ビットが抑圧される。それら
の初期状萌では斯くしてシフトレジスタ２０８〜２１４
が第４図のシフトレジスタ１１０〜１１６よりも１１ピ
ツト（４４画素期間）多℃・遅延を導入する。

この差異は、例えば、直列／並列／直列シフトレジスタ
メモリの直列入力レジスタの冒頭で１１ビツトの付加的
遅延をつげることにより補償しなければならなし・。明
らかにこれは凰−の記憶レジスタを駆動しなければなら
な（・相対時間の点で結果を有する。しかし、これらの
結果は説明を簡明ならしめるためここでは入念には述べ
ない。４ビツトシフトレジスタ２２４は第４図のＡＮＤ
ゲート１１８から取り出された反転されたシフトパルス
ＳＨに応答してインバータ２２６を介してロードされる
。このシフトレジスタ２２４は並列−直列変換器として
働らく。直列シフト手段（各ローディング当り４個のシ
フトパルス）は簡明ならしめるため図示して℃・ない。

適当な手段はＳＨ列を生成するために適用できるものよ
りも低℃・クロック分割故障を用℃・る。表示装曾は出
力端子２２８（これは第１ｂ図の導線６６に対応する）
に接続することができる。

前述した誤り検出及び多数決決定は第５図の回路の残り
の部分で実現される。第８図に示したセットアツプと対
照的に、２４図の説明から明らかなように事実冗長ビッ
トが三重に存在する。第４図のラッチ回路１６２〜１６
８の各々は、スイッチ１０６と組み合わさって各テレビ
ジョン画儒うイン当り正確に１ビツトの三重化を生む。

この三重の存在のため冗長ビット間で多数決チェックを
も行なうことができ、故障を検出し、その後でこのよう
にして「故障」と示された冗長な車−記憶レジスタを（
もしあれば）無視する。それ故、ここで述べている実施
例では８個の第２の冗長な単一記憶レジスタのうち少な
くとも２個が正確に動作することを必要とする。概して
この要求は過度に厳しくはなし・。シフトレジスタ２０
８〜２１４の直列出力端子は夫々の８ピツトシフトレジ
スタ２８０〜２８６の入力端子に接続し、これがＡＮＤ
ゲート１１８から必要なシフトパルスＳＨを受は取る。

それ枚目下議論して（・る目的のためにシフトレジスタ
２０８〜２１４で達成される遅延は何時も１２シフト期
間に達する。シフトレジスタ２８０〜２８６の各々の種
すの段階の出力端子は並列に夫々の２−アウトーオブー
８ゲート要素２８８〜２４４に接続する。これらのゲー
ト要素は夫々カウンタ２４６〜２５２の内容により制御
される。これらの内容は８個の値をとることができ、カ
ウンタは各々関連するゲート要素に２ビット制御信号を
急送する。カウンタ２４６の内容が第１の値をとる時は
ゲート要素２８８がビット位置Ａ及びＢ内のデータを通
し第２の値をとる時はゲート要素２８８がビット位置Ｂ
及び０内のデータを通し、第８の値をとる時はゲート要
素２８８がビット位置Ａ及びＣ内のデータを通す。要素
２８２／２４０／２４８．２８４／２４２／２５０及び
２８６／２４４／２５２の組み合せは類似した態様で動
作する。カウンタ２４６〜２５２は夫々）ＡＮＤ　）Ｊ
−ト２５４〜２６０からインクリメント信号を受は取る
ことができる。カウンタ２４６〜２６２のリセット信号
は図示していないが、例えば表示装置を動作させるスイ
ッチから取り出すことができる。カウンタ２４６の各計
数状態において、ゲート要素２１’１８により通された
ビットは比Ｍ５２６２で比較される。夫ｂカウンタ２４
８゜２５０及び２５２の各計数状態でゲート要素２４０
．２４２及び２４４により通されたビットは同じように
夫々比較器２６４，２６６及び２６８で比較される。比
較器２６２〜２６８は第４図のプログラムカウンタ１２
０の計数状態から取り出された信号により活性化される
。斯くして第６図の第２行内のブロック「１２」で表示
された相対時間で比較を行なうことが達成される。比較
器２６２が信号「不一致」（８個の関連する冗長な単一
記憶レジスタの一つが故障して℃・ることを意味する）
を出す時は、この信号は出力４線２７０１Ｃ現われ、入
力端子２７２の（周波数１７．７ＭＨ７，を有する）ク
ロックパルスの制御の下にＡＮＤゲー）２５４により導
通させられる。斯くしてカウンタ２４６は多数決決定を
行なうためにシフトレジスタ２８０内で２個の対応する
ビットが見つ対応するビットが見つかった時はカウンタ
２４６が止まる。比較器２６４〜２６８　、　ＡＮＤゲ
ート２５６〜ｚｆｔＯ及びカウンタ２４８〜２５２も同
じような態様で動作する。比較器２６８が２個の対応す
るビットを検出した時は導線２７４上の「一致」信号を
比較器２６６に供給する。比較器２６６自体が２個の対
応するビットを検出し、導線２７４上の「一致」信号を
受は取った時は、比ＩＩ９器２６６が導線２７６に「一
致」信号を出力する。最后に、全ての比較器２６２〜２
６８が一致ピットを検出した時は、「一致ｊ出力信号カ
ー出力導線２８０に現われる。とのように４個の比較器
２６２、〜２６８は「ビット的には不一致」で「語的に
は一致」する出力信号を伴なう４ビツト比較器（４Ｘ２
）として動作する。出力端子２８０上の後者の信号は４
個の別の比較器２８２〜２８８に対するイネーブル信号
として働らく。これらの比較器の各々はシフトレジスタ
２８０〜２８６から送られてきたデータビットの一つを
受は取る。

全ての比較器２６２〜２６８が「一致」を検出しない限
り、比較器２８２〜２８８は不活性にとどまる。回路は
また４個のラッチ要素２９０〜ｚ９６を具、するが、こ
れはシフトレジスタ２０８〜２１４の夫に一つから信号
を受は取る。これらのラッチ要素に対するロード９Ｉｉ
ｌｌ　ｍｌ信号は第４図の出力端子１６Ｂから導びかれ
る。従って、第４図の回路で表示されたかのようなビッ
トと同じであり且つ冗長ビットにより供給されたかのよ
うなビットが直列／並列／＠列メモリを通った後にそこ
に蓄わえられる。比Ｗｉ９５２８２〜２８８でこれらの
表示されたビットを関連するシフトレジスタ２８０〜２
８６から送られてきたビットと比較する。しかし、この
比較はイネーブル信号が出力導線ｚ８Ｏに現われると共
にプログラムカウンタ１２０からの同期信号が入力端子
２９８に現われた時だけ行なわれる。後者の同期信号は
前述した第６図の第２行のブロック「１２」と一致する
瞬時に比較を活性化する。全ての比較器２８２〜２８８
で一致が検出された時は何も起こらない。

しかし、比較器２８２〜２８８の一つが万一イネーブル
信号を受は取ってし・る時に違℃・を検出した時はこの
ようにして表示された車−の記憶レジスタが故障して（
・る。この時関連する比較器は（束８００の）その出力
帷子に論理「１」を供給する。

この論理「】」は第４図のメモリ１６０に対する入力デ
ータとして働らき（斯くして東１７８に現われる）。束
３００の出力信号はまた（図示して℃・ない）　ＯＲ機
能を行なうゲートで糾み合わされて読み出し／書き込み
メモリ１６０に対する書き込み制御信号を形成する（束
８００の任意の１は書き込み動作をもたらす）。カウン
タ１７２により導線４０２に供給され、セレクタにより
通されたライン番号はとの時アドレスとして働らく。蓋
し、メモリ１６０に対する書き込み制菌信号はセレクタ
４００に他の状態をとらせるからである。

場合によっては、メモリ１６０内の所定の語で単一の「
１」力を生ずると、全ての現在表示されている単一の記
憶レジスタが故障と表示されるように構成されているこ
とがある。この場合は各語を−回だけ書飲込む必姿があ
る。代りに、メモリ１６０で現在アドレスされて、す・
る語の関連ピット位置で論理ｒＯＪを論理「ｌ」で置き
換えることができる。しかし、この後者の場合は次にこ
の［Ｊが「０」へ戻ることが生ずるのを防がねばならな
℃・。これはメモリ１６０を２５６Ｘ１ピツトメモリの
四重並列アドレスされるアレーとして構成することによ
り容易に達成できる。この時栄８００の各出力端子は入
力データビット及びこれらのメモリの夫々一つ九対する
書き込み制御信号口を形成する。注意すべきことは新た
に検出された故障に応答してカウンタ１４４〜１５０の
一つがインクリメントされろと故障している可能性の冒
い画素の垂直な列を一フレームの持続時間出力側で無視
し、間違ったフォーマツ１を有する画１象の１一時的生
成をとめることである。

第６図の内容′二ついては既に説明しである。第１行は
−Ｉｆｌｆ＃ラインの期間内の９２０個の画素ピットの
位置を大まかに示す。第２行はいくつかの画素ピットを
遅延へさせて故障１−た単一記憶レジし、これ眞より誤
りを少なくとも検出するピットの時間位置を示す。第８
行はプログラムカウンタがその最大カウントに達するの
に必要な時間を示すと共に、次に１０８ピツト期間が他
の用途に残されていることを示す。期間はスケール通り
には示されていない。

上述した形式のメモリ装置をｍ　（ｔＪメモリとして使
用するには種すの方法ｆ１′−ある。装置全体がスイッ
チオフされた時表示メモリがスタンドバイ電圧に接続さ
れた状明にとどめることができ、従って故障情報を持続
させることができる。代りに電源電圧が現われる度毎に
テスト相を行なうことができ、その後で表示情報を再度
訂正するようにすることができろ。この目的のため表示
装置にテストパターン発生器を設け、これが０００・・
・０００゜１１１・・・１１．０１０１０・・・０１０
１等のような「困難な」データを含む（・くつかの画像
ラインを出力するようにすることができる。テスト状態
は一定の時間経過後又は、例えば、陰極線管の電子銃が
動作を開始した瞬間后終了するようにすることがで傘る
。

【図面の簡単な説明】

筆ｌａ図は直列／並列／直列シフトレジスタメモリの図
、 第１ｂ図は本発明の一実施例を含む表示装置のブロック
図、 ＠２図は自己学習装埴で誤り検出符号を用いる場合の鰭
明図、 第８図しま自己学暑装置で誤り訂正符号を用い不堝合の
説明図、 第４図１は多重状鴨シーケンサの第１の部分のブロック
図、 第５関は多重状態シーケンサの第２の部分のブロック図
、 Ｗ、６図は画像ライン中に生ずる種々のカテゴリーのピ
ットを示す説明図である。 ｚＯ・・・データ入力端子 ｚｚ・・・アナログ−ディジタル変換器ｚ４・・・同期
又は制御信号のライン ２ｆＳ　、！２Ｂ　、　８０　、８２・・・記憶位置８
４・・・変換器　　　　　３６・・・出力端子８８・・
・同期制御信号の入力端子 ４０　、４２　、４４・・・部分　　　４１・・・入力
端子４８・・・分解回路　　　　　４５　、４６　、４
８・・・出力導線５０・・・プロセッシングブロック ５ｚ・・・出力導線 ５４・・・直列／並列／直列シフトレジスタメモリ５６
・・・評価回路　　　　　５８・・・出力導線６０・・
・表示メモリ　　　　６１・・・出力導線６２・・・導
線　　　　　　　６４・・・導線６６・・・出力溝ｍ　
　　　　６８・・・表示装置１００・・・入力端子　　
　　１０２・・・シフトレジスタ１０４・・・端子 １０６・・・四重切換えスイッチ １０８・・・端子 １１０〜１１６・・・シフトレジスタ １１８・・・ＡＮＤゲート １ｚＯ・・・プログラムカウンタ（ブロック）１２ｊ２
・・・ＪＫブリツブフロツプ １２４・・・ＪＫフリップフロップ １２６・・・インバータ　　　１２８〜１８４・・・セ
レクタ１８６〜１４２・・・出力端子　１４４〜１５０
・・・カウンタ１５２〜１５８・・・ＡＮＤゲート １６０・・・読み出し／ＩＩき込みメモリ１６２〜１６
８・・・ラッチ回路１６３・・・出力端子１７０・・・
８ビツト比ｌ１９５　１７２−８ビツトカウンタ１７４
・・・人力畢子　　　　１７８・・・東２００〜２０６
・・・入力端子 ２０８〜２１４・・・１２ビツトシフトレジスタメモリ
２１６〜２２２・・・セレクタ ２２４・・・４ビツトシフトレジスタ ２２６・・・インバータ　　　２２８・・・出力端子２
８０〜２８６・・・シフトレジスタ ２３８〜２４４・・・２−アウトーオプー８ゲート要素
２４６〜２５２−・・カウンタ　　２５４〜２６０　・
ＡＮＤゲート２６２〜２６８・・・比較器　　２７０・
・・出力導線２７２・・・入力端子　　　　２７４〜２
７８・・・導線２８０・・・出力導線　　　　２８２〜
２８８・・・比較器２９０〜２９６・・・ラッチ要素２
９８・・・入力端子８００・・・東 ４００・・・８重２−１セレクタ ４０２・・・導線　　　　　　４０４・・・端子。

Claims (1)

1. 【特許請求の範囲】 Ｌ　　（Ｉｌｌ基板を具え、この基板の上にデータ記憶
   位置を設け、これらのデータ記憶位置を直列データ入力
   端子を有する直列入力レジスタと、直列データ出力端子
   を有する直列出力レジスタと、直列入力レジスタの夫々
   の段階のデータ出力端子を直列出力レジスタの夫々の段
   階のデータ入力端子とリンクさせる複数個の単一記憶レ
   ジスタとを形成するように配置し、これにより直列入力
   レジスタと直列出力レジスタとの間に並列な記憶レジス
   タを形成し、また（ｂ）シフト信号の系列を反復的に前
   記レジスタに供給する転送制御装蓋を設け、シフト信号
   の各系列が前記直列データ入力端子に提供されたデータ
   を直列入力レジスタにシフトさせ、直列人力レジスタの
   前記の夫々の段階□に存在するデータを並列に並列記憶
   レジスタ内にシフトさせ、並列記憶レジスタの出力端子
   に提供されたデータを並列に直列出力レジスタの前記の
   夫々の段階にシフトさせ、直列出力レジスタ内に存在す
   るデータを前記直列データ出力端子にシフトさせるよう
   に構成された直列／並列／直列シフトレジスタロｚ憶装
   置において、この直列／並列／直列シフトレジスタ記憶
   装着にｆｃｌ多重状態シーケンサを設け、この多重状態
   シーケンサにその状態を順次の前記系列の生起と同期し
   て変化させる手段を設け、前記シーケンサがその各状態
   にお（・て、（ｉ）直列データ入力端子に与えられたも
   のから特定のデータを選択し、直列データ入力端子に与
   えられた全部のデー之りに冗長データを補℃・、この冗
   長データが異なる１個又は複数個の前記単一記憶レジス
   タであって、それを介して選択されたデータが転送され
   る凰−＠１憶レジスタを介して直列データ出力端子に転
   送され、″前記冗長データが選択されたデータと組み合
   わされて誤り検出符号を形成し、（１１）直列データ出
   力端子に現われるデータから前に直列データ入力抱子に
   加えられた冗長データと、この冗長データと組み合わさ
   って誤り検出符号を形成する特定のデータとを選択し、
   それから選択されたデータに関し誤りが生じたかどうか
   を決定し、（ｉｉｉ）このような誤りが生じたかを一回
   又は複数回決定したことに応答して表示メモリ内に表示
   器状態を蓄わえ、この表示情報がどの１個又は複数個の
   革−記憶レジスタを介して誤っているデータを転送した
   かを表示し、更に（ａ）（ｉｔ表示メモリ内のこのよう
   な表示情報の存在に応答して直列データ入力端子に加え
   られたデータにダミー情報を補って、この表示情報によ
   り示された任意の単一の記憶レジスタにこのダミー情報
   だけを供給するようにし、（１１）表示メモリの内容と
   一致して前記直列データ出力端子に現われるデータを処
   理してこれから１記表示情報により示された単一の記憶
   レジスタを介して転送されてきたものを全て取り除くよ
   うにする手段を設けたことを特徴とする直列／並列／直
   列シフトレジスタ記憶装置。 区　多重状帖シーケンサの順次の状伸で選択された前記
   特定のデータが、それを介して前記全データが直列デー
   タ出力端子に転送する各前記単−ロー憶レジスタがシー
   ケンサが少なくとも１個の前記状軒にある時前記特定の
   データの一項目を転送することを特徴とする特許請求の
   範囲第１項記載の直列／並列／直列シフトレジスタ記憶
   装置。 ＆　誤り検出符号が更圧誤り訂正符号であることを特徴
   とする特許請求の範囲第１項又は第２項に記載の直列／
   並列／直列シフトレジスタ記憶装置。 本　符号が多数決決定符号であることを特徴とする特許
   請求の範囲第８項記載の直列／並列／直列シフトレジス
   タ記憶装置。 五　記憶位置が磁気バブル用の記憶位置であることを特
   徴とする特許請求の範囲前記各項のいずれかに記載の直
   列／並列／直列シフトレジスタ肥憶装置。 ａ　記憶位置が一緒になって電荷転送装着を形成するこ
   とを特徴とする特許請求の範囲第１項ないし第４項のい
   ずれかに記載の直列／並列／直列シフトレジスタ記憶装
   置。 ７、革−の前配転送制御装蓋を有する特許請求の範囲前
   記各項のいずれかに記載の複数個の直列／並列／直列シ
   フトレジスタ記憶装曾の組み合せ。 ＆　特許請求の範囲前記各項のいずれかに記載の直列／
   並列／直列シフトレジスタ記憶装曾又はその組み合せに
   より構成される画像記憶装置を具える表示装置。