JPS592292A - 直列／並列／直列シフトレジスタ・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来技術 本発明は、多値の単一物理量によって表されるデータ要
素をそれぞれが記憶する複数の記憶位置を設けたサブス
トレートと、電気信号のための直列データ入力端子と、
受信した電気信号をデータ要素表示に変換するコンバー
タと、このコンバータに接続され、かつ、ｎ個（ｎ＞］
）の第１切換位置を有する直列入力レジスタと、それぞ
れが関連第１切換位置に接続された多数の記憶レジスタ
と、各第２切換位置を経て前記記憶レジスタに接続され
、かつ、直列データ出力端子を有する直列出力レジスタ
と、前記ｎ個のデータ表示の形成後に、これらデータ表
示を前記記憶レジスタに並列かつ周期的に転送し前記記
憶レジスタから前記出力レジスタへ同じ数のデータ表示
を与え、かつ、前記入力レジスタおよび出力レジスタの
みを付勢する転送制御装置と、ｐ個（ｐ＜ｎ）の受信デ
ータ要素に基づいて、一連の前記ｎ個のデータ表示中に
含まれるべき少なくとも１個の追加の冗長符号要素を形
成する冗長度生成器とを具える直列／並列／直列シフト
レジスタ・メモリに関するものである。

２種類のこのようなシフトレジスタ・メモリが既知であ
る。米国特許第４，１５５，１２１号明細書によれば、
物理酌量は、集積化されたコンデンサ内における電荷で
ある。この電荷は、電気的駆動によってステップ毎に転
送される。これらは、電荷転送装置の】種類を形成する
いわゆる電荷結合装置である。このような装置を、２値
データに、２個より大きい有限個の値を有するデータに
、あるいはアナログデータに対して用いることができる
。米国特許第４，０７８．０１２号明細書によｆｌ、ば
、物理酌量は、７工リ磁性体における部分的磁化、すな
わち磁気バブルである。サブストレート上に設けられた
電流導体を付勢することによりあるいは異なる方法によ
って、サブストレートの面内で回転する磁界によって前
記磁気バブルを駆動することができる。記憶レジスタに
よって覆われた比・較的大きな表面積中にこのようなメ
モリを製造する際に、通常、故障が発生する。生産率を
、冗長記憶レジスタ、例えば１個以上の故障記憶レジス
タの代わりに用いられるレジスタによって増大させるこ
とができる。故障記憶レジスタの検出は、例えば、製造
の最終検査として行うことができる。

シフトレジスタ・メモリの後の使用の際に、一定のデー
タ補正を、データビットのグループにその都度加えられ
且つ置換することのできる１個以上の冗長符号ビットに
よって行うことができる。故障記憶レジスタの検出は、
例えば本願人に係るオランダ国特許出願第８２０２８６
４号明細書に開示されているように、動作中に行うこと
もできる。

発明の目的 本発明の目的は、シフトレジスタ・メモリの出力端子に
おいてすでに利用できる関連するデータビットの受信後
であって、関連するデータビットがこの出力端子に与え
られる前に、発生することのできる冗長符号要素を生成
することにあり、特・に、シフトレジスタ・メモリの駆
動周期で計算される記憶長さを、付加された冗長度の程
度と無関係にすることにある。

発明の構成 本発明によれば、この目的は次のようにして達成される
。すなわち、前記冗長度生成器が、前記少なくとも１個
の冗長符号要素を関連グループのデータ要素より後に前
記データ入力端子に供給するために組込み（ｂｕｉｌｔ
−ｉｎ　）遅延を有し、前記記憶レジスタが、前記直列
データ入力端子と前記直列データ出力端子との間に、前
記関連グループのデータ要素内で一様な少なくとも３ｎ
個の記憶周期の記憶長さを形成するために、前記関連グ
ループのデータ要素に対してｍ個（ｍ）１）の記憶位置
の長さを有し、および、少なくとも２ｎ個の記憶周期を
有するが、前記一様な記憶長さよりも小さい少なくとも
ｎ個の記憶周期である記憶長さを形成するために、関連
する少なくとも１個の冗長符号要素に対してｔ個（１＜
ｔく（ｍ−１１）・の記憶位置を有し、前記少なくとも
１個の冗長符号要素を、前記データ出力端子に後に発生
ずる関連グループのデータ要素と共に処理するために、
組込み遅延を有する冗長度減少器を設ける。

前記データ入力端子に連続的に与えられるｎビットの各
グループが、少なくとも２個の冗長符号要素を有し、直
列／並列／直列シフトレジスタ・メモリが、これら冗長
符号要素に対して第２の一様な記憶長さを有するように
するのが好適である。

これにより、異なる記憶長さの数が例えば２より大きく
ないので、構成が簡単になる。

前記冗長度生成器および前記冗長度減少器が、符号要素
を形成するためにフビーぎれるデータ要素の記憶と、関
連グループのデータ要素内の発生データ要素の位置にお
ける前記符号要素の再置換とのために記憶要素を具える
ようにするのが好適である。したがって、冗長記憶レジ
スタを、故障記憶レジスタに対して言わば容易に置き換
えることができ、このため故障記憶レジスタを無視する
ことができる。このため、駆動は簡単になる。

前記記憶レジスタが、モジュール配列構造の記憶位置を
有し、冗長符号要素のための記憶レジスタが、近接配列
記憶位置の拡張によって同じ記憶レジスタのこれら近接
配列記憶位置部分を完全に形成する配列位置を具えるよ
うにするのが好適である。その結果、後述するようにシ
フトレジスタメモリを簡単に実現することが可能となる
。多数の他の記憶位置間の”欠け（ｍｉｓｓｉｎｇ　）
　”記憶位置の領域を分割することが場合によっては有
益である。

前記記憶位置、前記コンバータ、前記冗長度生成器およ
び前記冗長度減少器が、２値データ要素または符号要素
の処理に適するようにするのが好適である。このような
シフトレジスタ・メモリは簡単であり、アナログ・デジ
タル変換後または変換前に２進信号のみが処理されるシ
ステムにおいて良好に用いることができる。

本発明は、また、直列入力レジスタと、直列部　　　１
カレジスタと、多数の記憶周期で測定されるそれぞれ異
なる長さのに個の記憶レジスタ（ｋ）１１・とを具え、
こねら記憶レジスタを、前記入力レジスタと前記出力レ
ジスタとの間に並列に接続し、前述した種類の直列／並
列／直列シフトレジスタメモリ内に設けるようにしたサ
ブストレートに関するものである。明らかに、冗長度の
増加および減少は、同一サブストレート上にある要素に
よって、および外部回路によって行うことができる。

この選択は、通常、用いる技術によって決定されるＱ 本発明は、また、互いに同一の記憶構造を有する少なく
とも２個の直列／並列／直列シフトレジスタ・メモリを
具え、これらメモリのうち少なくとも１個を前述した種
類の直列／並列／直列メモリとし、前記少なくとも２個
の直列／並列／直列シフトレジスタ・メモリをビットレ
ベルで少なくとも等時的に駆動するための同期化装置を
設けたメモリ装置に関するものである。通常、メモリの
直列部および並列部が同じ長さを有することを意味する
同一記憶構造が選ばれるので、データ情報の固有の遅延
も同一となる。したがって、冗長度の構成を互いに異な
らせることができる。さらに、２個の周期的現象は、こ
れらが互いの連続サイクルに対して一定の時間位置をそ
の都度示すときには、等時性である。したがって、同期
は、等時性の範ちゅうにある。

本発明はまた、前述した種類の直列／並列／直列シフト
レジスタ・メモリまたはメモリ装置を具えるディスプレ
イ装置に関するものであり、このディスプレイ装置では
、前記メモリまたは前記メモリ装置の記憶容量が、画像
ラインで構成される２次元画像フレームの記憶に対して
充分なものとなっている。これは、このようなシフトレ
ジスタメモリに対しては非常に興味のある応用である。

好適な実施例 第１図は、直列／並列／直列シフトレジスタ・メモリを
示す線図である。主に、直列人力／出力レジスタと記憶
レジスタとを示している。記憶位置を、黒点によって示
す。物理的構造については、後述する。２０は、電気信
号のための直列データ入力端子である。これら信号を、
２値信号、量子化多値信号またはアナログ信号とするこ
とができるが、以後説明を簡単にするために、主に２値
信号について考察する。２２は、電気信号をその表示に
変換するコンバータである。したがって、信号パルスは
、電荷ｉまたは例えば磁気バブルに変換される０このコ
ンバータは、ライン２４に、分離同期化ま几は制御信号
を受信することができる。

さらに、２６と２８との間の記憶位置は、切換位置を形
成する。その理由は、これら記憶位置が、−万の側から
表示を受信して、この表示を２つの他の側の１つに選択
的に送ることができるからである。この実施例では、２
４個のこの種の切換位置かある。このようにして、直列
入力レジスタが形成される。３０と３２との間の記憶位
置は、切換位置を示している。その理由は、これら記憶
位置が、２つの側からのデータ表示を受取り、この表示
ｉ１つの他の側に出力することができるからである。こ
の実施例では、直列出力レジスタを形成する２４個のこ
のような切換位置がある。２８と３２との間には、入力
または出力レジスタ部分をも形成する切換位Ｒを除外す
れば、１８個の記憶位置がある。このようにして、記憶
レジスタが形成される。２４個のこのような記憶レジス
タが存在するが、これらレジスタのうちの４個（８８お
よび４０で示す）は、記憶位置が１個少ない。

これは、黒点の省略と、その記憶レジスタの前の記憶位
置と次の記憶位置との間の線による相互接続とによって
示される。これらの短い記憶レジスタは、冗長符号要素
のためのものである。これら符号要素の処理は、第５ａ
図に基いて詳細に説明する。直列出力レジスタに、コン
パ−１Ｘ８４’ｆｒ：接続する。その出力端子８６は、
一時的に記憶されたデータを利用できるようにするため
に、電気信号を供給する。制御信号を、入力端子８５に
受信することもできる。このように、メモリは、記憶位
置の数が１だけ異なる２種類の記憶レジスタを有してい
る。通常の記憶レジスタと記憶位置が１個少ない冗長記
憶レジスタとに加えて、異なる数の記憶位置を有する記
憶レジスタを与えることもできる。メモリの動作は、次
のとおりである。書込まれるべきデータは、直列入力レ
ジスタの１０個の連続する駆動周期内に与えられる。次
に、２個の冗長符号ビットを与える。これらの符号ビッ
トは、例えばエラー補正符号によって、前の１０個のデ
ータビットと共にエラー補正データグループを形成する
。これら符号ビットが・故障記憶レジスタを通過するビ
ットのコピーとして置換ピントを有するからである。デ
ータ要素が、１０個の値より多くの値を有することがで
きるならば、一般に、データ要素をコピーして、符号要
素を形成することができるｏｚ値データ要素に対するエ
ラー補正符号は、関連文献に詳細に説明されている。

例えば、（２ｑ−１）個のデータビットにおいて、ｑ個
の冗長符号ビットが含まれる場合、１個の任意ビットエ
ラーを常に補正することができる。２個の冗長符号ビッ
トが加えられると、ただ１個のデータビット（例えば最
上位データビット）に対してトリプル多数符号が得られ
る。上述した動作が終了する毎に、１２個のデータビッ
トの供給が繰返えされる。このようにして形成された２
４個のデータピントが、２６と２８との間に配列される
と、これらデータビットは、入力スイッチの適切な付勢
によって、記憶レジスタに並列に転送される。同時に、
同じ量の情報が直列出力レジスタに供給され、さらに、
記憶レジスタ内のすべてのビットは１つの位置だけ下方
に駆動される。このサイクルは、連続して繰返えされる
。非冗長ビットに対して、シフトレジスタ・メモリの記
憶長さは、１４Ｘ２４個の駆動周期に等しい。直列レジ
スタの長さは、２４個の駆動周期に相当している。冗長
ビットに対して、シフトレジスターメモリの記憶長さは
、１３Ｘ２４個の駆動周期に等しい。し、ｆｃがって、
冗長符号ビットは、関連するデータビット（これらデー
タビットに対して、冗長符号ビットは冗長度を与える９
が出力端子３６に発生する前に、出力端子３６に発生す
る。その理由は、シフトレジスタ・メモリの記憶長さが
、これら冗長符号ビットに対して小さいからである。

第２図は、このようなシフトレジスタ・メモリを具える
ディスプレイ装置のブロック図である。

画像は、例えば１本の画像ライン当たｖ９２０個の画素
を有する標準のテレビジョン画像として構成される。入
力端子４０に複合映像信号が供給される。分解回路４２
内において、画素周波数信号例えば１７．７　ＭＨｚ　
（ｉｌ−複合映像信号から取出し、およびライン帰線信
号とフレーム帰線信号をも取出す。さらに、各画素に対
して、アナログ情報を、例えば８ビツトのピット列に変
換することができる。これらビット列は、出力端子４８
に発生する。

第２図は、これら８ビツトの１つの処理の一＋Ｖ示して
いる。図示の回路と同期して動作する７個の同一回路を
、他の７個のビットに対して設ける。

あるいは、これら８ビツトを、８個より少ない個数の直
列／並列／直列シフトレジスタ間に分布させる。これは
、例えば２：ｌの比に従う８データビツトのデマルチプ
レキシングによって行われる。

この逆もまた可能である。これは、例えば、８個の直列
／並列／直列シフトレジスタの２以上のグループの間で
連続画素のデータビットを周期的にマルチグレキシング
することによって行われる。

処理ブロック５０は、ｐ個のデータビットに対して一定
数の追加の冗長符号ビットをその都度加えるための冗長
度生成器を具えている。これは、特に、１個以上のデー
タビットのコピーに関連し得るので、ｎ個のデータビッ
トのグループ内において、１個以上のデータビットが２
回以上含まれる。

処理ブロック５０は、ライン４４上の画素周波数信号を
受信し、同期化信号としてライン４６上のライン帰線信
号を受信する。各画像ラインに対して、直列の同一画素
を用いることができ、他方、　　　　□多くとも所定数
のデータビット（故障記憶レジスタを通過しなければな
らないであろう）を、冗長ビット位置にコピーする。コ
ピーは、コピーすべきビットを指示する指示器メモリ６
０によって制御される。あるいは、例えば多数符号によ
り、故障記憶レジスタの検出のために、少なくともいく
つかの冗長符号ビラトラ用いることができる。各画像ラ
インに対して、関連数のデータビット’ｒコピーし、短
い記憶レジスタに供給するので、これら関連数のテータ
ビットハ、関連するデータビットが発生する前に、記憶
レジスタ・メモリの出力端子に得られる。１本の画像画
たジ、処理ブロック５０は、９２０個の画素ビットと、
冗長符号ビットと、使用されない冗長記憶レジスタに供
給されなければならないほど多くの夕′ミーピットとを
連続的に出力する。すべての関連するデータビットが処
理されてしまう時刻よりも遅れずに得られるようになる
冗長ビットは、短い記憶レジスタを通過するように、こ
れらデータビットの後にシフトレジスタに与えられる。

例えば第１図に示すように構成される直列／並列／直列
シフトレジスタ・メモリを出力端子５２に接続する。好
適には、・データビット用の９２０個の記憶レジスタと
、冗長ビット用の６０個の短い記憶レジスタの１ブロツ
クとで構成する。このブロックは、第１図に示す配置に
おいて、異なる位置に設けることができる。入カフ佃カ
レジスタを付勢するために、および第１図のコンバータ
２２および３４のために、直列／並列／直列メモリ５４
は、画素周波数信号を受信スる。シフトレジスタ・メモ
リ５４は、また、記憶レジスタの付勢のために、ライン
帰線信号を受信する。この簡略化された構造は、１本の
画像ライン当たり、正確な数の付勢パルスを、入力／出
力レジスタに正確に供給するのに必要な回路を示してい
ない。付勢パルスの数は、例えば９８０個に等しい。ブ
ロック５６は、故障記憶レジスタから発生するデータビ
ットに対して冗長符号ビットを置換するための冗長度減
少器を示している。

冗長符号ビットを置換するためには、ブロック５６は、
指示器メモリ６０から、どの記憶レジスタが信頼できな
いかについてのライン６２上の情報を受信する。ライン
６１および６２上の情報は、通常、同一である。ある場
合には、ブロック５６は、冗長符号ビットと関連データ
ビットとの比較によって記憶レジスタが１正常”である
かまたは“故障”しているかを分類する回路を具えるこ
とができる。この場合には、関連情報を指示器メモリ６
０′に供給して、冗長符号ビットおよび関連記憶レジス
タが、常に故障記憶レジスタに割当てられるようにしな
ければならない。置換後、画像情報は再形式化されて、
冗長符号ビットが付加されることなく出力端子６６−に
供給される。この出力端子に・ｌ・・通常タイプとする
ことのできる実際のディスプレイ装置６８を伴うデジタ
ル−アナログ・コンバータを接続する。このディスプレ
イ装ｆは、また、画素周波数信号と、ライン帰線信号お
よびフレーム帰線信号とを受信する。

画像メモリは、また、画像に対して一定の動作を実行す
るために用いることができ、あるいは帰還接続によって
画像を一時的に記憶するために用いることもできる。さ
らに、画像メモリは、並列の数個の画像に対して、入力
端子および出力端子に接続された選択入力端子を与える
ことができる。１多重構造の数個の画像メモリを、出力
端子４８に接続することもできる。

第３図は、電荷転送装置のためのこのようなシフ）　ｌ
／レジスタメモリの第１実施例の詳細を示す。

モジュール的に配置された２〜８個の記憶位置と１個の
拡大記憶位置とを有する記憶レジスタの一部分のみ全示
す。このような直列／並列／直列シフトレジスタの一般
的な技術は、本願人に係るオランダ国特許出願第９１０
４１０２号（特開昭５８−５．３８６１．号）明細書に
開示されている。第８図は、平面図と、矢印ＡＡおよび
ＢＢに沿った２個の断面図とを略図的に示している。平
面図において、電荷転送チャンネルは、上部から下方に
延びている。シフトレジスタは、例えば、ｐ形半導体サ
ブストレート（１３０，１８２）として構成されている
。電荷転送チャンネルは、比較的厚い酸化物層（Ｓｉｎ
２）が、これらチャンネルの領域にストリップ状凹部（
１８４，’１８６．１８８　）を示すように形成される
。これらチャンネルは、例えば５ミクロンの幅を有しＮ
分離縁は例えば２ミクロンの幅を有し、層の厚さは例え
ば３／２〜１ミクロンである。寄生チャンネルの形成全
防止するために、ｐ形ドーピングを、酸化物パターンの
下側で部分的に増大させる。チャンネルの位置で、サブ
ストレート層’（ｉ７．０．０５〜０．０７ミクロンの
厚さを有する絶縁酸化シリコン層で被覆する。本実施例
では、この層上に、図中左から右に延びるス）　ＩＪツ
ブを具える２層配線システムを設ける。配線層の数を、
２個より大きくすることもできる。まず始めに、平面図
および断面図に示される例えば多結晶シリコン（１００
゜１０２．１０４　）の一連の電極を設ける。之とえば
アルミニウムで構成される第２の一連の電極（１４０〜
１４６）′ｆｃ、前者の電極に対して交互に配置する。

２組の導体は、部分的に重なり、追加の酸化物層（図示
せず〕によって互いに絶縁される。

簡単にするために、この第２の組の導体は、平面図にお
いて省略している。電極は、２和動作で付勢することが
できる。この友めには、異なる層の２個の電極毎に相互
接続する。例えば対１００／１４０．１０２／１４２，
１０４／１４４でおる。この相互接続は、転送方向を決
定する。この場合、相互接続１００／１４２，１０２／
１４４は、反対の転送方向を与える。さらに、２和動作
中に、電極１００および１０４　全、互いに接続し、お
よびポリシリコン電極の層の交互電極（図示せず〕にも
接続する。したがって、電極１００および１０４は、ポ
リシリコン電極の層の交互電極の組に接続されている電
極】０２から電気的に分離される。各関連チャンネルに
対して、ポリシリコン・ラインの下側の部分は、このよ
うにして電荷蓄積領域を形成する。

２和動作中に、あるチャンネルにおける連続蓄積領域は
、連続的に６占領（ＯＯＣｕｐｉｅｄ）され”　および
”空（ｖａｃａｎｔ）″　になる。２個の蓄積領域間に
設けられたアルミニウム電極に適切な電位を供給するこ
とによって、２個の隣接蓄積領域間に電荷通路が形成さ
れる。もとの電位が回復した後、電荷は１個の蓄積位置
にわたって転送される。これは、各ポリシリコン電極が
関連するアルミニウム電極に結合されているからである
。このようにして、好適な方向が形成される。２つの駆
動動作（偶数および奇数組の導体）の後に、電荷は２個
の蓄積位置にわ友っで転送され、次の駆動サイクルを開
始することができる。

駆動は、より多くの相例えば８相で同様に行うことがで
きる。この場合、各ポリシリコン電極を、さらに２個の
蓄積位置上に位置する電極に接続する。この場合、すべ
ての８個の連続する蓄積位置の１個が空となり、他の２
個の蓄積位置は満たされる。１組のポリシリコン電極の
このような駆動によって、空の蓄積位置は、１個の蓄積
位置にわたって言わば変移される（前に２層配線システ
ムについて考慮しているように９゜ チャンネルを、１１０，１１２および１１４で示し、１
１２．１１４は標準長さのチャンネルを示し、１１０は
より短いチャンネルを示している。この領域では、２個
の連続するポリシリコン電極間の絶縁は、追加の拡散に
よって除去される。拡散は、マスクによって行う。この
マスクの周囲（窓）１に点線で示している。拡散によっ
て実際に影響を受ける領域を斜線で示している０ポリシ
リコン電極１００．１０２の縁部は、上側および下側に
おいて拡散窓を共通に形成することｔ１明らかである。

左側および右側における輪郭形成は、特別のマスクによ
って与えられる。この影響の縁部を点線で示す。この輪
郭形成は、領域酸化物の厚い縁部において、拡散が影響
を廟さないかあるいは僅かの影響しか有さないという事
実によって共通に決定をれる。したがって、２個の電荷
蓄積位置は・１°わは結合される。この拡散は、断面図
においてその位置に関して示しているのみである。拡散
工程は、ポリシリコン電極全形成した後であって、アル
ミニウム電極を設ける前に行う。したがって、電極１０
２と１０４との領域における蓄積位置間に絶縁が存在す
る場合、８個の連続する蓄積位置が正確な駆動によって
結合される結果、データ表示を、２個の蓄積位置にわた
って変移させることができる（好適な変移方向が、図中
上部から下方に延び　　）ている場合）０他の好適な変
移方向の場合には、２個の蓄積位置にわ几る変移は、ア
ルミニウム電ｍ１４０の下側のキャリヤが一時的に導通
するときに行われる。したがって、チャンネル１１０は
、蓄積位置が１個少ない。その理由は、このモジュール
位置が、近接蓄積位置部分を形成するからである。駆動
周期で表現するならば、チャンネル１１０の長さは、ま
た、１単位小さい。記憶レジスタの長さを、１個より多
くの蓄積位置だけ小さくなるように減少させることがで
きる。断面図ＡＡおよびＢＢにおいて、垂直方向の配置
は、サブストレート本体に対して分解図で示しているこ
とに注意すべきである。

第４図は、このようなシフトレジスタ・メモリの第２実
施例の詳細を示す図である。一般的な幾何学的構造は、
第８図の幾何学的構造と同じである。特定のマスク形状
を用いて、ポリシリコン導体１１６を、１１８における
突出部によって異なるように形成する。ポリシリコン電
極１２２は、言わば一部分を放棄している。この構、造
では、１１８および１２０における蓄積位置は相互接続
されるので、関連記憶レジスタは、駆動周期で表現して
１単位小さい。第３図および第４図に示す実施例は、１
特有の効果を有している。

第５ａ図は、このようなシフトレジスタψメモリの制御
装置を示す。まず始めに、補正が必要でない間の動作に
ついて考察する。第５ｂ図は、第５ａ図に対する制御信
号のタイム・ダイヤグラムを示す。データビットは、入
力端子２００に供給される・。この簡単な実施例では、
データビットは、その都度、ライン２２６上の６個の同
期化パルスと共に６個のグループで供給される。したが
って、制御装置２１６ｉ／ｉ、シフトレジスタ・メモリ
２０６／２０８／２１０に６個の直列パルスを供給する
ので、６個のデータビットが直列入力レジスタに入力さ
れる。指示器メモリ（図示せず〕からのライン上に、す
べての並列記憶レジスタが正常であるという情報を受取
るので、置換は必要ではない。したカッチ、シフトレジ
スタ２０２を、任意のデータビットで満たすことができ
る。このためには、最後の４個のデータビットを選択す
る。したがって・ライン２１８（第５ｂ図における第２
ライン〕上の最初の４個の駆動パルスは、第５ｂ図の第
１ライ１ノ上の第３〜第６パルスに一致する。次に、ス
イッチ２０４が信号（図示せず〕によって切換えられる
ので、シフトレジスタ２０２の出力端子が、シフトレジ
スタ２０６の入力端子に接続される。シフト・レジスタ
２（１２，２０６および２１０は、４個のシフトパルス
を連続して受信し、直列入力レジスタが満たされる（こ
のように４個のビットが２回与えられる）０これら１０
個のパルスの終了時に、スイッチ２０４は、入力端子２
００が、直列入力レジスタ２０６に直接に結合される位
置に再びセットされる。次に、レジスタ・メモリ２０８
は、並列パルスを受信して、全部の内容が１個の位置だ
け下方にシフトされる。４個（任意〕の冗長ビットが、
直列出力レジスタに現れると、これら冗長ビットは、ラ
イン２２２上のタロツクパルス（ｌｉｌＥｂｂ図、第３
−ライン、最終の４個のクロックパルス）によってレジ
スタ２１２に送られる。関連するデータビットは、次の
サイクル中にのみ現れる。これりデータビットが現れる
と、これらデータビットは、スイッチ２１４を経て、ク
ロックされた出力要素２３０（第５ｂ図、第４ライン）
に、およびユーザー出力端子に直接送られる。このよう
に、冗長度探再び除去される。

第５ｂ図の次の４本のラインは、最初の４本のラインに
相当（７ている。しかし、シフトレジスタ・メモリ２０
８の最も右側の２個の記憶レジスタが故障している場合
に対しては、第５ライン上の最初の２個のデータビット
を、レジスタ２０２に供給しなければならない。６個の
データビットの終了時に、第５および第６ビツトのみが
、シフトレジスタ２０２に（ダミーとして）供給される
０レジスタ２１２は、同様に満たされる（第７ライン、
４個の右側の駆動パルス〕。しかし、新しい一連のビッ
トの開始時に、まず始めにスイッチ２］４が切換えられ
るので、シフトレジスタ２１２の出力端子が、出力要素
２８０に接続される。この切換は、スイッチ２０４に対
すると同様に、垂直の破線”２１４”によって示されて
いる。２個の置換ビットを出力要素２３０に供給した後
、スイッチ２１４は再び切換えられて（垂直の破線）、
駆動は第５ｂ図の上側半分に示されるようになる。ある
状況においては、スイッチ２１４を各置換ビットに対し
てセットおよびリセットしなければならない。スイッチ
２１４の制御については、示さない。

記憶レジスタの完全性金、検査情報によって決定するこ
とができる。直列入力／出力レジスタが故障している場
合、シフトレジスタ・メモリは使用することができない
。記憶レジスタが故障する川と、その番号（因中右から
左に延在している）が記憶される。検査情報は、例えば
、ｏｏｏｏｏｏ。

０１０１０１．１０１０１０．１１１１１１のような連
続する多数の情報列で構成することができる。制御Ｗ＝
ｔＵｎ、、ライン２２６上のパルス’ｔ　Ｉｔ　数ｆる
カウンタ金具えている。カウンタ位置が故障記憶レジス
タの番号に一致すると、ソフトレジスタ２０２がパルス
を受信し、この記憶レジスタのために予定されているデ
ータビットが、また、レジスタ２０２に記憶される。簡
単にするため、第５ｂ図において、入力端子および出力
端子は同期して制御されるものとする。明らかに、位相
差は、ビットレベルおよびローレベルにおいて発生し得
る。後者の場合、例えば、並列記憶レジスタによる、１
グループのデータビットの入力および１グループのデー
タビットの出力は、交番同期で行われる。

第６図は、磁気バブルと共に用いるための変形シフトレ
ジスタ・メモリの第８実施例を示す。この実施例は、オ
ランダ国特許出願第７９０５５４８号（特開昭５６−１
６９９０号〕明細書に開示されているシフトレジスタ・
メモリに関連している。サブストレートを横方向に延び
るバイアス磁界によって、磁気バブルは、フェリ磁性体
のサブストレート内に保持される。多かれ少なかれ方形
波状または正弦波状になるようにサブストレートに形成
される電流導体の付勢によって、駆動を行うことができ
る。付勢は、交番する多かれ少なかれ方形波状の電流に
よって行われる。シフトレジスタは、単一方向的に動作
する。その理由は、これらシフトレジスタが、サブスト
レート上に設けられ、か・つ、簡単にする友めに図中省
略されている例えばパーマロイの適切な要素を具えるか
らである。

入力レジスタは、３００〜３σ２に延在している。

駆動電流の発生器および磁気バブルの発生器は、省略し
ている。磁気バブルは、入力レジスタの導体（ジグザグ
状態〕の各連続する周期で駆動することができる。３０
４〜３１４と８１６〜８２６との間に、記憶レジスタを
設ける。これら記憶レジスタの構造は、原則的に、入力
レジスタの構造と同じである。駆動電流の発生器は、図
示していなへ記憶レジスタを、この発生器に並列に接続
することができるが、この場合には、入力レジスタの短
絡全防止するための手段を設けなければならない。

抵抗を、記憶レジスタに直列に接続することができる。

８２８と３３０との間に、直列出力レジスタを設ける。

この直列出力レジスタに対して、３８０の方向に設けら
れるべき電流発生器およびバブル検出器は省略している
。磁気バブルが、入力レジスタを経て記憶レジスタの入
力位Ｉｔまで駆動されると、この磁気バブルは、この記
憶レジスタに関連したジグザグ状導体の付勢によって、
この記憶レジスタに入力される。この記憶レジスタに関
連するジグザグ状導体における多数の電流周期の後、こ
のバブルがこの記憶レジスタの出力位置に達すると、こ
のバブルを、出力レジスタに関連するジグザク状導体の
付勢によって、出力することができる。

図は、８００と８０２との間に直列入力レジスタを示し
、８２８と３８０との間に直列出力レジスタを示し、３
０４〜３１４と３１６〜３２６との間に６個の記憶レジ
スタを示している。左側の２個の記憶レジスタは、８％
周期の長さく切換位置を含む〕を有しておジ、右側の４
個の記憶レジスタは、９％周期の長さを有している。左
側の２個の記憶レジスタは、関連するデータビットが出
力端子に発生する前に発生する冗長ビットに対し予備と
して取っておくことができる。

【図面の簡単な説明】

第１図は、直列／並列／直列シフトレジスタ・メモリを
示す線図、 第２図は、このようなシフトレジスタを具えるディスプ
レイ装置のブロック線図、 第８図は、このようなシフトレジスタ・メモリの第１実
施例の詳細を示す図、 第４図は、このようなシフトレジスタ・メモリの第２実
施例の詳細を示す図、 第５ａ図は、このようなシフトレジスタ・メモリの制御
装置を示す図、 第５ｂ図は、制御信号の関連するタイミング・ダイヤグ
ラム全話す図、 第６図は、シフトレジスタ・メモリの第３実施例金示す
図である。 ２０・・・直列データ入力端子 ２２　、８４・・・コンバータ　８６・・直列データ出
力端子４２・・・分解回路　　　　　５ｏ・・処理ブロ
ック５４　、２０８・・・直列／並列／直列シフトレジ
スタＳメモリ ５６・・・冗長度減少器　　６ｏ・・・指示器メモリ６
８・・・ディスプレイ装置 ２０２　、２０６　、２１（１、２１２・・・シフトレ
ジスタ・２１６・・・制御装置　　　　２３０・・・出
力要素。 特許出頼人　　エヌ・べ−・フィリップス・フルーイラ
ンペンファブリケン 第１頁の続き ０発　明　者　ヘントリク・アンネ・ハルビクオランダ
国５６２１ベーアー・アイ　。 ンドニフエン・フルーネヴアウ ツウエツハ１ ０発　明　者　ヤン・ビレム・スロトボームオランダ国
５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１

Claims (1)

1. 【特許請求の範囲】 Ｌ　多値の単一物理量によって表されるデータ要素をそ
   れぞれが記憶する複数の記憶位置を設けたサブストレー
   トと、電気信号のための直列データ入力端子と、受信し
   た電気信号をデータ要素表示に変換するコンバータと、
   このコンバータに接続され、かつ、ｎ個（ｎ＞１）の第
   １切換位置を有する直列入力レジスタ（２０Ｂ）と、そ
   れぞれが関連第１切換位置に接続された多数の記憶レジ
   スタ（２０８１と、各第２切換位置を経て前記記憶レジ
   スタに接続され、かつ、直列データ出力端子を有する直
   列出力レジスタＦ２１０）と、前記ｎ個のデータ表示の
   形成後に、これらデータ表示を前記記憶レジスタに並列
   かつ周期的に転送し前記記憶レジスタから前記出力レジ
   スタへ同じ数のデータ表示を与え、かつ、前記入力レジ
   スタおよび出力レジスタのみを付勢する転送制御装置と
   、ｐ個（１）＜ｎｌの受信データ要素に基づいて、一連
   の前記ｎ個のデータ表示中に含まれるべき少なくとも１
   個の追加の冗長符号要素を形成する冗長度生成器（２０
   ２，２０４）とを具える直列／並列／ｉ　列シフトレジ
   スタ・メモリにおいて、前記冗長度生成器が、前記少な
   くとも１個の冗長符号要素を関連グループのデータ要素
   より後に前記データ入力端子に供給するために組込み遅
   延を有し、前記記憶レジスタが、前記直列データ入力端
   子と前記直列データ出力端子との間に、前記関連グルー
   プのデータ要素内で一様な少なくとも８ｎ個の記憶周期
   の記憶長さを形成するために、前記関連グループのデー
   タ要素に対してｍ個（ｍ）］）の記記憶面の長さを有し
   、および、少なくとも２０個の記憶周期を有するが、前
   記一様な記憶長さよりも小さい少なくともｎ個の記憶周
   期である記憶長さを形成するために、関連する少なくと
   も１個の冗長符号要素に対してｔ個〔１〈ｔ≦（ｍ−１
   ））の記憶位置を有し、前記少なくとも１個の冗長符号
   要素を、前記データ出力端子に後に発生する関連グルー
   プのデータ要素と共に処理するために、組込み遅延を有
   する冗長度減少器（２１２，２１４１を設けたことを特
   徴とする直列／並列／直列シフトレジスターメモリ。 ２、特許請求の範囲第１項に記載の直列／並列／直列シ
   フトレジスタ・メモリにおいて、前記データ入力端子に
   連続的に与えられるｎビットの各グループが、少なくと
   も２個の冗長符号要素を有し、直列／並列／直列シフト
   レジスタ・メモリが、これら冗長符号要素に対して第２
   の一様な記憶長さを有することを特徴とする直列／並列
   ／直列シフトレジスタ・メモリ。 ＆　特許請求の範囲第１項または第２項に記載の直列／
   並列／直列シフトレジスタ・メモリにおいて、前記冗長
   度生成器および前記冗長度減少器が、符号要素を形成す
   るためにコピーされるデータ要素の記憶と、関連グルー
   プのデータ要素内の発生データ要素の位置における前記
   符号要素の再置換とのために記憶要素を具えることを特
   徴とする直列／並列／直列シフトレジスタ・メモリ。 表　特許請求の範囲第１項、第２項または第８項に記載
   の直列／並列／直列シフトレジスタ・メモリにおいて、
   前記記憶レジスタが、モジュール配ζ列構造の記憶位置
   を有し、冗長符号要素のための記憶レジスタが、近接配
   列記憶位置の拡張によって同じ記憶レジスタのこれら近
   接配列記憶位置部分を完全に形成する配列位置（１１８
   ）を具えることを特徴とする直列／並列／直列シフトレ
   ジスタ・メモリ。 五　特許請求の範囲第１項〜第４項のいずれかに記載の
   直列／並列／直列シフトレジスタ・メモリにおいて、前
   記記憶位置、前記コンバータ、前記冗長度生成器および
   前記冗長度減少器が、２値データ要素または符号要素の
   処理に適するようにしたことを特徴とする直列並列／直
   列シフトレジスタ・メモリ。 ａ　特許請求の範囲第５項に記載の直列／並列直列シフ
   トレジスタ・メモリにおいて、前記記憶位置を、磁気バ
   ブルを保持するように形成したことを特徴とする直列／
   並列／直列シフトレジスタ・メモリ。 ７　特許請求の範囲第】項〜第５項のいずれかに記載の
   直列／並列／直列シフトレジスタ・メモリにおいて、前
   記記憶位置が電荷転送装置を形成することを特徴とする
   直列／並列／直列シフトレジスタ・メモリ。 ＆　直列入力レジスタと、直列出力レジスタと多数の記
   憶周期で測定されるそれぞれ異なる長さのに個の記憶レ
   ジスタ（ｋ’）１１とを具え、これら記憶レジスタを、
   前記入力レジスタと前記出力レジスタとの間に並列に接
   続し特許請求の範囲第１項〜第７項のいずれかに記載の
   直列／並列／直列シフトレジスタ・メモリ内に設けるよ
   うにしたことを特徴とする／　　サブストレート。 ９、　同一の記憶長さを有する少なくとも２個の／　　
   直列／並列／直列シフトレジスタ・メモリを具え、前記
   メモリの少なくとも１個が、特許請求の範囲第１項〜第
   ６項のいずれかに記載の直列／並列／直列シフトレジス
   タ・メモリであるメモリ装置において、前記少ｔＸ　く
   とも２個の直列／並列／直列シフトレジスタ・メモリを
   ビウトレベルで少なくとも等時的に駆動するための同期
   化装置を設けたことを特徴とするメモリ装置。 １（Ｌ　　特許請求の範囲第１項〜第７項のいずれかに
   記載の直列／並列／直列シフトレジスタ・メモリまたは
   特許請求の範囲第９項に記載のメモリ装置を具えるディ
   スプレイ装置において、前記メモリまたは前記メモリ・
   システムの記憶容敞を画像ラインで構成される２次元画
   像フレームの記憶に対して充分なものとしたことを特徴
   とするディスプレイ装置。