JPS5936449B2 - Radio receiver digital value setting device - Google Patents
Radio receiver digital value setting deviceInfo
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- JPS5936449B2 JPS5936449B2 JP51153912A JP15391276A JPS5936449B2 JP S5936449 B2 JPS5936449 B2 JP S5936449B2 JP 51153912 A JP51153912 A JP 51153912A JP 15391276 A JP15391276 A JP 15391276A JP S5936449 B2 JPS5936449 B2 JP S5936449B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
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Description
【発明の詳細な説明】
この発明は、シンセサイザ一方式のラジオ受信機におけ
るデジタル値プリセット装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital value presetting device for a synthesizer type radio receiver.
一般に、シンセサイザ一方式のラジオ受信機においては
、受信周波数等に対応した種々のデジタル値を、メモリ
素子に予め記憶させておき、選局時においてこのメモリ
素子に記憶された内容のうち所望のデジタル値を読出し
、このデジタル値に対応する放送を受信すること、換言
すればプリセット選局することが行なわれている。Generally, in a synthesizer-type radio receiver, various digital values corresponding to the reception frequency etc. are stored in advance in a memory element, and when selecting a channel, a desired digital value is selected from among the contents stored in this memory element. The value is read out and the broadcast corresponding to this digital value is received, in other words, preset tuning is performed.
これを第1図に示す回路構成について説明すると、ラジ
オ受信機1は、可変容量ダイオードを用いて構成された
電圧制御形の局部発振回路2、局部発振周波数を100
分の1に分周するための分周器3、プログラマブルカウ
ンタ4、同カウンタ4を通じて出力された分周周波数を
基準周波数と比較するための位相比較器5、低域濾波器
6および一致回路7を備え、これらはPLL(フェーズ
・ロック・ループ)形式の電子同調回路を構成している
。To explain this with respect to the circuit configuration shown in FIG.
A frequency divider 3 for dividing the frequency by a factor of 1, a programmable counter 4, a phase comparator 5 for comparing the divided frequency outputted through the counter 4 with a reference frequency, a low-pass filter 6, and a matching circuit 7 These constitute a PLL (phase locked loop) type electronic tuning circuit.
一般回路7は、プログラマブルカウンタ4の出力信号と
メモリ素子8の記憶内容とを比較する機能を有している
。The general circuit 7 has a function of comparing the output signal of the programmable counter 4 and the memory contents of the memory element 8.
例えば、プログラマブルカウンタ4は所定の初期値“1
07 ”より計数を開始するものとし、また、メモリ素
子8に記憶された内容のうち“760”が読出され、こ
の値が一致回路7に印加されているものとすれば、プロ
グラマブルカウンタ4は初期値“’ 107 ”より計
数を開始し、653個のパルスを計数したとき、カウン
タ4の計数出力はメモリ素子8より読出された値“76
0 ”と一致することになる。For example, the programmable counter 4 has a predetermined initial value "1".
07”, and if “760” is read out of the contents stored in the memory element 8 and this value is applied to the coincidence circuit 7, the programmable counter 4 is initialized. When counting starts from the value "107" and counts 653 pulses, the count output of the counter 4 becomes the value "76" read from the memory element 8.
0”.
このとき、一致回路7は1個のパルスをプログラマブル
カウンタ4および位相比較器5へ送出する。At this time, matching circuit 7 sends one pulse to programmable counter 4 and phase comparator 5.
一致回路7からのパルスにより、プログラマブリカウン
タ4はりセットされ、再び初期値“107 ”から“7
60′″までの計数を繰返えす。The programmable counter 4 is set by the pulse from the coincidence circuit 7, and the initial value "107" is changed to "7" again.
Repeat counting up to 60''.
即ち、プログラマブルカウンタ4は。That is, the programmable counter 4.
、3の分周器として機能することになる。, 3 functions as a frequency divider.
なお、数値“107”はFM放送の中間周波数10、7
MHzに、また数値゛760”は放送周波数が76.
0 MHzであるFM放送を受信する場合の受信周波数
に対応した数値である。The number "107" is the intermediate frequency of FM broadcasting, 10,7.
MHz, and the number "760" means the broadcast frequency is 76.
This value corresponds to the receiving frequency when receiving FM broadcasting at 0 MHz.
一方、位相比較器5は、プログラマブルカウンタ4およ
び一致回路7を通じて出力された局部発振周波数の分周
出力を、I KHzの基準周波数と比較するものであり
、この比較による位相差に比例した信号電圧が、低減濾
波器6を通じて局部発振回路2へ帰還される。On the other hand, the phase comparator 5 compares the divided output of the local oscillation frequency outputted through the programmable counter 4 and the matching circuit 7 with the reference frequency of I KHz, and generates a signal voltage proportional to the phase difference resulting from this comparison. is fed back to the local oscillation circuit 2 through the reduction filter 6.
このため、局部発振周波数の制御が行なわれる。Therefore, the local oscillation frequency is controlled.
今仮に、局部発振回路2の発振周波数が65.3 MH
zになっているものとすれば、分周器3にて−1−に分
周され、更にプログ001
ラマプルカウンタ4にて。Now, hypothetically, the oscillation frequency of local oscillation circuit 2 is 65.3 MH.
z, the frequency is divided by -1- by the frequency divider 3, and further by the program 001 Rama pull counter 4.
、3に分周された後の局部発振周波数の分周出力はI
KHzとなり、基準周波数と一致することになる。, the divided output of the local oscillation frequency after being divided into 3 is I
KHz, which coincides with the reference frequency.
換言すれば、局部発振回路2の発振周波数が65.3
MHzになるまでP、 L、 L、が動作することにな
り、発振周波数65.3MHzになったときP、L、L
、はロックされることになる。In other words, the oscillation frequency of the local oscillation circuit 2 is 65.3
P, L, L will operate until the oscillation frequency reaches 65.3MHz, and P, L, L will operate until the oscillation frequency reaches 65.3MHz.
, will be locked.
また、I KHzの発振をなす水晶発振器9の発振出力
は、カウンター0によって1,000分の1に分周され
、I KHzとなされた基準周波数が、位相比較器5お
よびデジタルメモリ素子8に印加される。Further, the oscillation output of the crystal oscillator 9, which oscillates at I KHz, is frequency-divided by 1/1,000 by the counter 0, and the reference frequency set to I KHz is applied to the phase comparator 5 and the digital memory element 8. be done.
メモリ素子8は放送周波数に対応した種々のデジタル値
を記憶してきり、この記憶内容は、アドレス選択によっ
て一致回路7およびデコーダ11へ送出される。The memory element 8 has stored various digital values corresponding to broadcast frequencies, and the stored contents are sent to the coincidence circuit 7 and the decoder 11 by address selection.
デコーダ11はメモリ素子8の記憶内容をコード化し、
かつ、時分割してデジタル表示素子12を駆動させる機
能を有しており、13は表示素子12を時分割駆動させ
るためのタイミングパルス発生器を示す。The decoder 11 encodes the memory contents of the memory element 8,
It also has a function of driving the digital display element 12 in a time-division manner, and reference numeral 13 denotes a timing pulse generator for driving the display element 12 in a time-division manner.
以上の説明は76.0 MHzの放送を受信する場合を
例とした説明であったが、メモリ素子8に記憶された内
容のうち、数値“900 ”を読出してこの数値を一致
回路7に印加した場合には、プログ■
ラマブルカウンタ4は793の分周器として機能し、局
部発振周波数が79.3 MHzになったときP、L、
L、はロック状態となり、結局、放送周波数が90.
OMHzの放送を受信でき、且つ、表示素子12にて受
信周波数が表示されることになる。The above explanation was based on the example of receiving a 76.0 MHz broadcast. However, from among the contents stored in the memory element 8, the numerical value "900" is read out and this numerical value is applied to the matching circuit 7. When the program
L, becomes locked, and eventually the broadcast frequency becomes 90.
OMHz broadcasting can be received, and the reception frequency is displayed on the display element 12.
さて次に、メモリ素子8に対して放送周波数に対応する
数値を書き込む為の回路構成について説明する。Next, a circuit configuration for writing numerical values corresponding to broadcast frequencies into the memory element 8 will be explained.
可変抵抗器14はセットパルス発生器15の差動増幅器
からなる電圧比較器16の一方の入力端子に接続されて
いる。The variable resistor 14 is connected to one input terminal of a voltage comparator 16 consisting of a differential amplifier of the set pulse generator 15.
そして、電圧比較器16の他方の入力端子に接続された
のこぎり波信号発生回路17は、カウンター0の桁上げ
信号に同期したのこぎり波信号を発生する。A sawtooth signal generation circuit 17 connected to the other input terminal of the voltage comparator 16 generates a sawtooth signal synchronized with the carry signal of counter 0.
セットパルス発生器15は、のこぎり波信号発生回路1
7の出力信号が可変抵抗器14の出力電圧を越えたトキ
セットパルスを発生する。The set pulse generator 15 is a sawtooth signal generating circuit 1
The output signal of 7 generates a torque set pulse exceeding the output voltage of variable resistor 14.
そして、このセットパルス発生時点に於けるカウンタ1
0の出力信号がメモリ素子8にセットされる。Then, counter 1 at the time of generation of this set pulse
An output signal of 0 is set in the memory element 8.
第1図および第2図を参照して更に詳述する。Further details will be given with reference to FIGS. 1 and 2.
カウンタ10はI MHzの発振をなす水晶発振器9の
発振出力を計数するものであり、例えばOから1999
までの2000を計数するものである。The counter 10 counts the oscillation output of the crystal oscillator 9 which oscillates at I MHz, for example from O to 1999.
It counts up to 2000.
のこぎり波信号発生回路17のEET18に、第2図の
Aにvlで示すような桁上は信号(カウンタが1999
からOへ移行するときの出力)が加わると、FET18
はオフからオンへ反転動作し、コンデンサ19はFET
18を通して急速に放電される。The EET 18 of the sawtooth signal generation circuit 17 receives a signal (when the counter is 1999) as shown by vl in A of FIG.
When the output (output when transitioning from to O) is added, FET18
operates inverted from off to on, and capacitor 19 is an FET.
It is rapidly discharged through 18.
そして、その後FET18がオンからオフへ復帰すると
、コンデンサ19はFET20を通じて徐々に充電され
るので、ここに、第2図のBに示すようなのこぎり波信
号■2がとり出される。Then, when the FET 18 returns from on to off, the capacitor 19 is gradually charged through the FET 20, so that a sawtooth signal 2 as shown in B in FIG. 2 is extracted.
ただし、FET20に代えて抵抗を用いてもよく、また
、のこぎり波は三角波や台形波に近いものであってもよ
い。However, a resistor may be used instead of the FET 20, and the sawtooth wave may be similar to a triangular wave or a trapezoidal wave.
電圧比較器16の出力信号v4は、第2図のB。The output signal v4 of the voltage comparator 16 is B in FIG.
Cに示すように、のこぎり波信号■2が可変抵抗器14
により設定される比較電圧v3よりも低いとき“′L″
となり、比較電圧v3よりも高いとき“H9+となる。As shown in C, the sawtooth signal ■2 is connected to the variable resistor 14.
"'L" when lower than the comparison voltage v3 set by
When the voltage is higher than the comparison voltage v3, it becomes "H9+".
出力信号v4を反転させ、かつ、遅延させた出力信号■
、を、インバータ21゜22.23によってつくり出し
、両川力信号v4゜■、をANDゲート回路24に加え
ると、出力信号v4の立ち上り時の微分パルスに相当し
た出力信号v6すなわち第2図のEに示すメモリセット
用のパルス信号が得られる。Output signal that is the inverted and delayed output signal v4■
, is generated by the inverter 21゜22.23, and the Ryokawa power signal v4゜■, is applied to the AND gate circuit 24, the output signal v6 corresponding to the differential pulse at the rising edge of the output signal v4, that is, E in FIG. The pulse signal for the memory set shown is obtained.
以上の説明から容易に理解できるように、可変抵抗器1
4を操作してセットパルス■6の発生タイミングを可変
すれば、カウンタ10が出力する0から1999のうち
の任意の数値をメモリ素子8にセットできることになる
。As can be easily understood from the above explanation, variable resistor 1
4 to vary the generation timing of the set pulse 6, any numerical value from 0 to 1999 output by the counter 10 can be set in the memory element 8.
従って可変抵抗器14を操作することにより所望の放送
周波数に対応する数値をメモリ素子8に書込むことがで
きる。Therefore, by operating the variable resistor 14, a numerical value corresponding to a desired broadcast frequency can be written into the memory element 8.
これまでの説明においては、可変抵抗器14を操作して
比較電圧を変化させることにより、セットパルスの発生
タイミングを変えていたが、逆に比較電圧を一定として
、のこぎり波信号発生回路11中のコンデンサをバリア
プルコンデンサとし、このバリアプルコンデンサを操作
することによりのこぎり波の波形を変化させても、セッ
トパルスの発生タイミングを変えることができる。In the previous explanation, the generation timing of the set pulse was changed by operating the variable resistor 14 to change the comparison voltage. Even if the capacitor is a barrier pull capacitor and the waveform of the sawtooth wave is changed by manipulating this barrier pull capacitor, the generation timing of the set pulse can be changed.
以上はFMラジオ受信機についてのべたが、AMラジオ
受信機においても同様に実施できる。Although the above has been described with respect to an FM radio receiver, it can be implemented similarly with an AM radio receiver.
そして、このようなPLLシンセサイザ一方式のラジオ
受信機は、受信時の同調周波数が安定で、しかも、受信
放送の中心周波数のみを選択的に受信できるので、微調
整が不要という利点を備える。Such a PLL synthesizer type radio receiver has a stable tuning frequency during reception and can selectively receive only the center frequency of the received broadcast, so it has the advantage of not requiring fine adjustment.
ところで、AM放送の放送局は現在のところ、535
KHz〜1.605 Kl(zの周波数帯において10
KHzおきな設置されていが、将来は9 KHzおきに
設置されることになっている。By the way, the number of AM broadcasting stations is currently 535.
KHz ~ 1.605 Kl (10 in the frequency band of z
They are installed every KHz, but in the future they will be installed every 9 KHz.
この場合、適確な同調操作を得るためには、I KHz
を1ステツプとして1ステツプずつアップ・ダウンを進
めるよりも、9ステップ単位でアップ・ダウンを進めた
方が有利である。In this case, in order to obtain proper tuning operation, I KHz
It is more advantageous to advance up and down in units of 9 steps than to advance up and down in units of 9 steps.
また、5 KHz間隔の放送が多い短波放送帯では、5
KHz間隔での同調操作を行なうのが有利である。In addition, in the shortwave broadcast band where there are many broadcasts at 5 KHz intervals,
It is advantageous to carry out the tuning operation in KHz intervals.
この発明は前述の諸点に留意してなされたもので、この
発明のデジタル値設定装置によると、9KHz間隔、5
KHz間隔またはI KHz間隔等の同調操作が簡単
且つ確実に達成できるものである。This invention has been made with the above-mentioned points in mind, and according to the digital value setting device of this invention, 9KHz intervals, 5
Tuning operations such as KHz intervals or I KHz intervals can be achieved easily and reliably.
つぎに、この発明のラジオ受信機におけるデジタル値設
定装置を、第3図以下の図面に示した実施例とともに説
明する。Next, a digital value setting device for a radio receiver according to the present invention will be explained along with embodiments shown in the drawings from FIG. 3 onwards.
第′3図には第1図と共通するものに同一の図番が付し
てあり、第1図のラジオ受信機1とほぼ同様の構成を有
するPLLシンセサイザ一方式のAMラジオ受信機が図
番25で示しである。In Fig. '3, the same parts as in Fig. 1 are given the same figure numbers, and the figure shows a PLL synthesizer-type AM radio receiver having almost the same configuration as the radio receiver 1 in Fig. 1. It is indicated by number 25.
ところで、AMラジオ受信機25の位相比較器に基準周
波数信号を送り込むカウンタ10は、のこぎり波信号発
生回路17に桁上げ信号を送り込むほか、9進カウンタ
2Gに対してカウンタ10の値がOになったときリセッ
トパルスを供給する。By the way, the counter 10 that sends the reference frequency signal to the phase comparator of the AM radio receiver 25 sends a carry signal to the sawtooth signal generation circuit 17, and also when the value of the counter 10 becomes O with respect to the 9-adjustable counter 2G. A reset pulse is supplied when the
また、のこぎり波信号発生回路17はカウンタ10の出
力信号に同期したのこぎり波信号V1を発生する。Further, the sawtooth signal generation circuit 17 generates a sawtooth signal V1 synchronized with the output signal of the counter 10.
そして、セットパルス発生器27は、第4図に示すよう
に前記のこぎり波信号■1が可変抵抗14の出力電圧■
2を越え、かつ、9進カウンタ26が9進して(Q1=
Oj Q2=o 3 Q4=Oj Qs =0)、4人
力N0T−ANDゲート回路28から出力パルスv3が
送出されたときに限り、メモリ書き込みパルスV4でも
って、カウンタ10の出力信号(9の倍数)を、メモリ
素子8にセットする。Then, as shown in FIG.
2, and the 9-ary counter 26 is in 9-ary (Q1=
Oj Q2 = o 3 Q4 = Oj Qs = 0), only when the output pulse v3 is sent from the four-power N0T-AND gate circuit 28, the output signal of the counter 10 (multiple of 9) with the memory write pulse V4 is set in the memory element 8.
なお、29は差動増幅器からなる電圧比較器、30.3
L32はインバータ、33は3人力ANDゲート回路を
示す。In addition, 29 is a voltage comparator consisting of a differential amplifier, 30.3
L32 is an inverter, and 33 is a three-man power AND gate circuit.
また、9進カウンタ26はシフトカウンタ等の計数回路
であってもよい。Further, the 9-ary counter 26 may be a counting circuit such as a shift counter.
以上の説明は、放送周波数が9の倍数であり、メモリ素
子に対して9の倍数をセットする場合であったが、局間
周波数は9 KHzであるが、放送周波数が9の倍数で
はない場合には、9で割り切れない数値が9間隔にてメ
モリ素子8に対してセットする必要がある。The above explanation was for the case where the broadcast frequency is a multiple of 9 and a multiple of 9 is set for the memory element, but when the inter-station frequency is 9 KHz but the broadcast frequency is not a multiple of 9 In order to do this, it is necessary to set values that are not divisible by 9 in the memory element 8 at intervals of 9.
この場合には、9で除したときの残余の数値に対応して
N0T−ANDゲート回路を変更するか、9進カウンタ
26にリセットパルスを供給する時点のカウンタ10の
値を変更するか、あるいはこれ等を併用すれば良い。In this case, either the N0T-AND gate circuit is changed in accordance with the remaining value when divided by 9, the value of the counter 10 at the time of supplying the reset pulse to the 9-ary counter 26 is changed, or You can use these together.
例えば、9で除したときの残余の数値が“3″であるよ
うな数値を9間隔にてセットする場合には、9進カウン
タ26の出力が3のと!N0T−ANDゲート回路の出
力がハイレベルとなるように構成するか、またはN0T
−ANDゲート回路を変更せずにカウンタ10が3″を
計数したときリセットパルスを9進カウンタ26に印加
するよう構成としても、良い。For example, when setting a numerical value such that the residual value when divided by 9 is "3" at intervals of 9, the output of the 9-decimal counter 26 is 3! Either configure the output of the N0T-AND gate circuit to be at a high level, or
- It may be configured such that the reset pulse is applied to the 9-ary counter 26 when the counter 10 counts 3'' without changing the AND gate circuit.
以上のように、この発明によれば、カウンタの出力をN
間隔にてメモリ素子に確実にセットできるものであるか
ら、例えば9KHz間隔の放送周波数に対して確実且つ
簡単に同調をとることができるものである。As described above, according to the present invention, the output of the counter is N
Since it can be reliably set in the memory element at intervals, it is possible to reliably and easily tune to broadcast frequencies at, for example, 9 KHz intervals.
そして、斯様に構成するに際して、単にN進カウンタを
設け、このN進カウンタより生じるN間隔のパルスが発
生したときのみにセットパルスが発生するようにしたも
のであるから、構成が極めて簡単なものである。In such a configuration, an N-ary counter is simply provided, and a set pulse is generated only when a pulse of N intervals generated by this N-ary counter is generated, so the configuration is extremely simple. It is something.
第1図はデジタル値設定装置を備えたラジオ受信機のブ
ロック図、第2図のA−Eは同ラジオ受信機の各部の電
圧波形図、第3図はこの発明のデジタル値設定装置の1
実施例のブロック図、第4図のA−Cは同装置の各部の
電圧波形図である。
8・・・・・・メモリ素子、io−・−・−カウンタ、
14・・・・・・比較電圧を発生させる為の可変抵抗器
、17・・・・・・のこぎり波信号発生回路、26・・
・・・・9進カウンタ、21・・・・・・セットパルス
発生器。FIG. 1 is a block diagram of a radio receiver equipped with a digital value setting device, A to E in FIG. 2 are voltage waveform diagrams of various parts of the radio receiver, and FIG.
In the block diagram of the embodiment, A to C in FIG. 4 are voltage waveform diagrams of various parts of the device. 8...Memory element, io---- counter,
14... Variable resistor for generating comparison voltage, 17... Sawtooth signal generation circuit, 26...
...Nine-adjustable counter, 21...Set pulse generator.
Claims (1)
させるカウンタと、同カウンタの出力パルス信号に同期
したのこぎり波信号を発生させるのこぎり波信号発生回
路と、前記発振出力を入力とする複数進カウンタと、デ
ジタルメモリ素子と、前記のこぎり波信号が所定の比較
電圧と略一致し、かつ、前記複数進カウンタが複数進し
たときに前記カウンタの内容を前記メモリ素子に書き込
ませるセットパルスを発生させるセットパルス発生器を
備えてなることを特徴とするラジオ受信機のデジタル値
設定装置。1. A counter that receives an oscillation output as an input and generates a pulse signal at a constant cycle; a sawtooth signal generation circuit that generates a sawtooth signal synchronized with the output pulse signal of the counter; and a multi-adjustment counter that receives the oscillation output as an input. , a digital memory element, and a set pulse that generates a set pulse that causes the contents of the counter to be written to the memory element when the sawtooth signal substantially matches a predetermined comparison voltage and the multi-adc counter has made a multi-advance counter. A digital value setting device for a radio receiver, comprising a generator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51153912A JPS5936449B2 (en) | 1976-12-20 | 1976-12-20 | Radio receiver digital value setting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP51153912A JPS5936449B2 (en) | 1976-12-20 | 1976-12-20 | Radio receiver digital value setting device |
Publications (2)
Publication Number | Publication Date |
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JPS5377112A JPS5377112A (en) | 1978-07-08 |
JPS5936449B2 true JPS5936449B2 (en) | 1984-09-04 |
Family
ID=15572808
Family Applications (1)
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JP51153912A Expired JPS5936449B2 (en) | 1976-12-20 | 1976-12-20 | Radio receiver digital value setting device |
Country Status (1)
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JP (1) | JPS5936449B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0422220Y2 (en) * | 1986-05-12 | 1992-05-20 | ||
JPH0426844Y2 (en) * | 1986-10-25 | 1992-06-26 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS648837U (en) * | 1987-07-04 | 1989-01-18 | ||
JPS648836U (en) * | 1987-07-04 | 1989-01-18 |
-
1976
- 1976-12-20 JP JP51153912A patent/JPS5936449B2/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0422220Y2 (en) * | 1986-05-12 | 1992-05-20 | ||
JPH0426844Y2 (en) * | 1986-10-25 | 1992-06-26 |
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JPS5377112A (en) | 1978-07-08 |
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