JPS5936265B2 - コ−ド変換回路 - Google Patents
コ−ド変換回路Info
- Publication number
- JPS5936265B2 JPS5936265B2 JP55039866A JP3986680A JPS5936265B2 JP S5936265 B2 JPS5936265 B2 JP S5936265B2 JP 55039866 A JP55039866 A JP 55039866A JP 3986680 A JP3986680 A JP 3986680A JP S5936265 B2 JPS5936265 B2 JP S5936265B2
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- JP
- Japan
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- code
- unit
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- character
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は、文字発生器所謂キャラクタジェネレータ等に
使用して好適なコード変換回路に関するものである。
使用して好適なコード変換回路に関するものである。
本発明は、それに限られるものではないが、文字コード
を対応する漢字文字、或いはアルフアニユーメリツク、
カナ文字パターンに変換する文字発生器においては、そ
の文字種類が多く、且つパターンの情報が多いため、通
常これらパターンをメモリに格納し、文字コードから対
応する文字パターンの格納されるパターンメモリの領域
の先頭アドレスを、テーブルメモリによつて発生させ、
この発生された先頭アドレスを読出しアドレスとしてパ
ターンメモリをアクセスしパターンを発生させる手法を
用いて、文字コードから文字パターンに変換せしめるこ
とが行われている。
を対応する漢字文字、或いはアルフアニユーメリツク、
カナ文字パターンに変換する文字発生器においては、そ
の文字種類が多く、且つパターンの情報が多いため、通
常これらパターンをメモリに格納し、文字コードから対
応する文字パターンの格納されるパターンメモリの領域
の先頭アドレスを、テーブルメモリによつて発生させ、
この発生された先頭アドレスを読出しアドレスとしてパ
ターンメモリをアクセスしパターンを発生させる手法を
用いて、文字コードから文字パターンに変換せしめるこ
とが行われている。
しかしながらこうした従来のコード変換手法を用いると
文字種が多くなるために、前記先頭アドレスを発生する
テーブルメモリの容量が増大し、装置を高価、大型化す
る欠点を持つている。
文字種が多くなるために、前記先頭アドレスを発生する
テーブルメモリの容量が増大し、装置を高価、大型化す
る欠点を持つている。
本発明の目的は、こうした従来の欠点を取除くべくコー
ド変換するべき種類が増大しても、装置を大型化せしめ
ることなくコード変換可能なコード変換回路を提供する
ことにある。上記目的を達成するために、本発明におい
ては、これら文字コードを、シーケンシャルにコードを
割付け、割付けたコードから、上述した如き先頭アドレ
スを演算により求めるようにしたものである。
ド変換するべき種類が増大しても、装置を大型化せしめ
ることなくコード変換可能なコード変換回路を提供する
ことにある。上記目的を達成するために、本発明におい
ては、これら文字コードを、シーケンシャルにコードを
割付け、割付けたコードから、上述した如き先頭アドレ
スを演算により求めるようにしたものである。
以下実施例につき詳述する。
第１図は本発明の実施例を説明するための図である。
図中ＭＥＭはメモリであり、各文字パターンを格納する
もの、ＵＣＭは単位コード領域であり、１つの文字のパ
ターンを格納する領域、ＵＭ１は単位データ格納領域で
あり、１つの文字の一部分のパターンを格納する領域で
ある。同図において単位データ格納領域ＵＭに対して、
１つのアドレスが割付けられ、また単位コード領域ＵＣ
Ｍは２４個の単位データ格納域ＵＭで構成され、各単）
位データ格納域ＵＭのアドレスはそれぞれ連続する。
尚同図においてに、各アドレスは１６進表示される。ま
た、各単位コード領域ＵＣＭに対し、シーケンスコード
がその先頭アドレスの若い順に、割付けられており、こ
のシーケンスコードが、各文字パターンを指示するため
の前述した文字コードとして使用される。
もの、ＵＣＭは単位コード領域であり、１つの文字のパ
ターンを格納する領域、ＵＭ１は単位データ格納領域で
あり、１つの文字の一部分のパターンを格納する領域で
ある。同図において単位データ格納領域ＵＭに対して、
１つのアドレスが割付けられ、また単位コード領域ＵＣ
Ｍは２４個の単位データ格納域ＵＭで構成され、各単）
位データ格納域ＵＭのアドレスはそれぞれ連続する。
尚同図においてに、各アドレスは１６進表示される。ま
た、各単位コード領域ＵＣＭに対し、シーケンスコード
がその先頭アドレスの若い順に、割付けられており、こ
のシーケンスコードが、各文字パターンを指示するため
の前述した文字コードとして使用される。
従つて、例えばメモリＭＥＭのアドレス００００１〜６
００１ｒに「富］の文字パターンが記憶されているとす
れば、文字「富」に対し、文字コードとしてシーケンス
コード「０」が割付けられる。また同様にしてメモリＭ
ＥＭのアドレス １００１８゛〜″００２Ｆ１に文字「±」なるパターン
が格納されていれば、文字「±］に対し文字コードとし
てシーケンスコード「１］が割付けられる。
００１ｒに「富］の文字パターンが記憶されているとす
れば、文字「富」に対し、文字コードとしてシーケンス
コード「０」が割付けられる。また同様にしてメモリＭ
ＥＭのアドレス １００１８゛〜″００２Ｆ１に文字「±」なるパターン
が格納されていれば、文字「±］に対し文字コードとし
てシーケンスコード「１］が割付けられる。
こうした規定に従つて、メモリＭＥＭに格納された各パ
ターンを読出す手法を以下説明する。先ず、文字パター
ン「±」を指定するためシーケンスコード１Ｆ゛を供給
する。このシーケンスコード６Ｆ”に対し、１つのパタ
ーンの格納される単位データ格納域ＵＭは２４個、即ち
（２３＋２４）個使用されているから、［±］のパター
ンの格納される単位コード領域の先頭アドレスは次式に
代入することにより決定される。
ターンを読出す手法を以下説明する。先ず、文字パター
ン「±」を指定するためシーケンスコード１Ｆ゛を供給
する。このシーケンスコード６Ｆ”に対し、１つのパタ
ーンの格納される単位データ格納域ＵＭは２４個、即ち
（２３＋２４）個使用されているから、［±］のパター
ンの格納される単位コード領域の先頭アドレスは次式に
代入することにより決定される。
（先頭アドレス）−（シーケンスコード）×（２３＋２
４）即ち、先頭アドレスは１０進表示で゛２４゛従つて
１６進で゛１８゛となる。
４）即ち、先頭アドレスは１０進表示で゛２４゛従つて
１６進で゛１８゛となる。
従つて、この先頭アドレス３１８゛をメモリＭＥＭの読
出し先頭アドレスとしてメモリＭＥＭに供給し、以後こ
の先頭アドレスを１０進で１２Ｃ゛回、＋１づつ歩進さ
せ、各歩進如に読出せば、該当パターンを読出すことが
できる。
出し先頭アドレスとしてメモリＭＥＭに供給し、以後こ
の先頭アドレスを１０進で１２Ｃ゛回、＋１づつ歩進さ
せ、各歩進如に読出せば、該当パターンを読出すことが
できる。
尚、この場合、１つの文字パターンを２４個の単位デー
タ格納空間毎に格納するものを示すが、１以上の所定数
づつにより単位のコードを格納するものであり、コード
を該当単位コード領域に対応するシーケンスコードで割
付ればその先頭アドレスは、所定数を乗算して求められ
る。第２図ａは、本発明の一実施例のプロツク図であり
、上述の如く、１つの文字のパターンを２４個のアドレ
ス空間に格納し、これを読出すための回路例を示す。
タ格納空間毎に格納するものを示すが、１以上の所定数
づつにより単位のコードを格納するものであり、コード
を該当単位コード領域に対応するシーケンスコードで割
付ればその先頭アドレスは、所定数を乗算して求められ
る。第２図ａは、本発明の一実施例のプロツク図であり
、上述の如く、１つの文字のパターンを２４個のアドレ
ス空間に格納し、これを読出すための回路例を示す。
また、図中Ｓｃはシーケンスコード、ＲＧＯ，ＲＧｌは
レジスタ、ＭＰＸはマルチプレクサ、ＳＦｌ，ＳＦ２は
シフタ、ＲＣはカウンタＡＤはア１：ダ一、ＭＡＣはメ
モリコントローラである。
レジスタ、ＭＰＸはマルチプレクサ、ＳＦｌ，ＳＦ２は
シフタ、ＲＣはカウンタＡＤはア１：ダ一、ＭＡＣはメ
モリコントローラである。
またシーケンスコードＳｃは同図ｂに示す如く、漢字コ
ードであるか否かを示すフラグＦｌ，Ｆ２と各々組合せ
て所定の漢字パターンのシーケンスコードＳＣｌ，ＳＣ
２を有する。尚、通常の前記簡易パターンのシーケンス
コードＳｃは、シーケンスコードＳＣｌと、フラグＦ１
のみによつて構成する。動作を説明する。シーケンスコ
ードＳｃはレジスタＲＧＯにセツトされる。
ードであるか否かを示すフラグＦｌ，Ｆ２と各々組合せ
て所定の漢字パターンのシーケンスコードＳＣｌ，ＳＣ
２を有する。尚、通常の前記簡易パターンのシーケンス
コードＳｃは、シーケンスコードＳＣｌと、フラグＦ１
のみによつて構成する。動作を説明する。シーケンスコ
ードＳｃはレジスタＲＧＯにセツトされる。
レジスタＲＧＯにセツトされたシーケンスコードＳｃの
内、フラグ部分Ｆは、マルチプレクサＭＰＸにその切替
制御信号として供給される。即ち、漢字文字パターンを
指定する場合には、シーケンスコードＳＣｌに付される
フラグＦ１は、例えばレベル“１゛にされ、簡易パター
ンを指定する場合には、フラグＦ１はレベル８０゛にさ
れる。漢字文字パターンを指定される際には、マルチプ
レクサＭＰＸはそのフラグＦ１の状態がレベル゛ｌ゛で
あることにより、次のシーケンスコードＳＣ２部分と、
レジスタＲＧＯに格納されるシーケンスコードＳＣｌ部
分とを合成し、並列出力し、漢字文字パターンに対する
シーケンスコードを並列出力する。また、簡易パターン
を指定される際には、マルチプレクサＭＰＸはそのフラ
グＦ１の状態がレベル゛０”であることにより、レジス
タＲＧＯの格納するシーケンスコードＳＣｌのみ並列に
出力する。
内、フラグ部分Ｆは、マルチプレクサＭＰＸにその切替
制御信号として供給される。即ち、漢字文字パターンを
指定する場合には、シーケンスコードＳＣｌに付される
フラグＦ１は、例えばレベル“１゛にされ、簡易パター
ンを指定する場合には、フラグＦ１はレベル８０゛にさ
れる。漢字文字パターンを指定される際には、マルチプ
レクサＭＰＸはそのフラグＦ１の状態がレベル゛ｌ゛で
あることにより、次のシーケンスコードＳＣ２部分と、
レジスタＲＧＯに格納されるシーケンスコードＳＣｌ部
分とを合成し、並列出力し、漢字文字パターンに対する
シーケンスコードを並列出力する。また、簡易パターン
を指定される際には、マルチプレクサＭＰＸはそのフラ
グＦ１の状態がレベル゛０”であることにより、レジス
タＲＧＯの格納するシーケンスコードＳＣｌのみ並列に
出力する。
マルチプレクサＭＰＸより並列出力されたシーケンスコ
ードを、シフタＳＦｌ，ＳＦ２を用い、３ビツトシフト
及び４ビツトシフトを行つて値２３及び２４をシーケン
スコードに対し乗算せしめたコードを作成する。シフト
された値を各々アダーＡＤにて加算する。またアダーＡ
Ｄには、行カウンタＲＣの計数値が入力されており、こ
れら２４倍されたシフトコードに加算される。加算され
た値は、レジスタＲＧｌに格納され、メモリＭＥＭの読
出しアドレスとして出力する。メモリコントローラＭＡ
Ｃは、このレジスタＲＧｌの格納するデータをメモリＭ
ＥＭの読出しアドレスとして与え、メモリＭＥＭから読
出されたデータ、即ちコード変換されたものを図示され
ない、例えばビデオ装置、プリンタ等に供給するように
される。
ードを、シフタＳＦｌ，ＳＦ２を用い、３ビツトシフト
及び４ビツトシフトを行つて値２３及び２４をシーケン
スコードに対し乗算せしめたコードを作成する。シフト
された値を各々アダーＡＤにて加算する。またアダーＡ
Ｄには、行カウンタＲＣの計数値が入力されており、こ
れら２４倍されたシフトコードに加算される。加算され
た値は、レジスタＲＧｌに格納され、メモリＭＥＭの読
出しアドレスとして出力する。メモリコントローラＭＡ
Ｃは、このレジスタＲＧｌの格納するデータをメモリＭ
ＥＭの読出しアドレスとして与え、メモリＭＥＭから読
出されたデータ、即ちコード変換されたものを図示され
ない、例えばビデオ装置、プリンタ等に供給するように
される。
第３図は第２図のプロツク図の要部説明用原理図である
。
。
図中、第２図に用いたものと同じものは同一記号が付さ
れて示される。
れて示される。
また同図の場合、１つのシーケンスコードＳｃは８ビツ
トで構成され、その内の真のシーケンスコードＳＣｌ，
ＳＣ２は７ビツトで構成される。
トで構成され、その内の真のシーケンスコードＳＣｌ，
ＳＣ２は７ビツトで構成される。
更に、ＣＯ−Ｃｌ３は各ビツトの係数であり、値“１゛
又は６零゛を取り、１０進のシーケンスコードを２進化
したものに応じ、これら係数が定まる。従つて例えばシ
ーケンスコードが１０進で゛２４”であるとすれば、こ
れら各係数８Ｃ１３，Ｃ１２，Ｃ１１，Ｃ１０，・・・
・・・，Ｃ２，Ｃｌ，ＣＯ”は”０，０，０，０，０，
０，０，０，０，１，１，０，０，０″となる。更にＳ
Ｔｌ〜ＳＴ５は各出力信号線の状態を指す。
又は６零゛を取り、１０進のシーケンスコードを２進化
したものに応じ、これら係数が定まる。従つて例えばシ
ーケンスコードが１０進で゛２４”であるとすれば、こ
れら各係数８Ｃ１３，Ｃ１２，Ｃ１１，Ｃ１０，・・・
・・・，Ｃ２，Ｃｌ，ＣＯ”は”０，０，０，０，０，
０，０，０，０，１，１，０，０，０″となる。更にＳ
Ｔｌ〜ＳＴ５は各出力信号線の状態を指す。
即ち、漢字パターンを指すコードである場合、マルチプ
レクサＭＰＸによつて全１４ビツトの並列合成出力が状
態ＳＴ２の如く現れる。この並列合成出力が各々シフタ
ＳＦｌ，ＳＦ２でシフトされる。
レクサＭＰＸによつて全１４ビツトの並列合成出力が状
態ＳＴ２の如く現れる。この並列合成出力が各々シフタ
ＳＦｌ，ＳＦ２でシフトされる。
シフタＳＦｌが３ビツトシフトするものであるとすると
、シフタＳＦｌの出力状態ＳＴ３は全１７ビツトの並列
出力となり下３桁は全てレベル４０″”となる。またシ
フタＳＦ２は４ビツトシフタであるから状態ＳＴ４は全
１８ビツトの並列出力となり下４桁は全てレベル“Ｏ゛
となる。これに対し、１つの文字パターンに対し、２４
個のアドレスが連続して割付けられるとすれば、行カウ
ンタＲＣからは１０００００゛〜゛ゞ１０１１ピ迄の５
ビツトの出力Ｒ。−Ｒ５が状態ＳＴ５の如く出力されて
いる。アダーＡＤにおいては、これら状態ＳＴ３，ＳＴ
４，ＳＴ５を各々下位ビツト位置を沿えて加算する。
、シフタＳＦｌの出力状態ＳＴ３は全１７ビツトの並列
出力となり下３桁は全てレベル４０″”となる。またシ
フタＳＦ２は４ビツトシフタであるから状態ＳＴ４は全
１８ビツトの並列出力となり下４桁は全てレベル“Ｏ゛
となる。これに対し、１つの文字パターンに対し、２４
個のアドレスが連続して割付けられるとすれば、行カウ
ンタＲＣからは１０００００゛〜゛ゞ１０１１ピ迄の５
ビツトの出力Ｒ。−Ｒ５が状態ＳＴ５の如く出力されて
いる。アダーＡＤにおいては、これら状態ＳＴ３，ＳＴ
４，ＳＴ５を各々下位ビツト位置を沿えて加算する。
加算された値はレジスタＲＧ２の各ビツトＲ。〜Ｒｌ６
に同図に図示する算式で示す加算結果として格納される
。尚、レジスタＲＧ２に示される状態で任意のビツト位
置Ｒｉに桁上げがあれば当然ビツト位置Ｒｉ＋１に゛＋
１゛加算される事は言うまでもない。こうして格納され
たデータは、ＲＯ側が下位ビツトとされ、メモリに対す
るアドレスとされる。
に同図に図示する算式で示す加算結果として格納される
。尚、レジスタＲＧ２に示される状態で任意のビツト位
置Ｒｉに桁上げがあれば当然ビツト位置Ｒｉ＋１に゛＋
１゛加算される事は言うまでもない。こうして格納され
たデータは、ＲＯ側が下位ビツトとされ、メモリに対す
るアドレスとされる。
また、簡易パターンの場合は、マルチプレクサＭＰＸの
出力状態ＳＴ２において、係数Ｃ７〜Ｃｌ３が各々１０
゛とされ、以下同様にされることによりレジスタＲＧ２
における係数Ｃ７〜Ｃｌ３が゛Ｏ”状態のアドレスが得
られる。以上記載した様に本発明によれば、連続してア
ドレスが割付けられた所定数の単位データ格納空間を単
位コード領域とし、これを連続して有するメモリをアク
セスするに際し、各コード領域を指定するコードを、各
コード領域の順に対応したシーケンスコードによつて割
付け、このコードから演算してそのコード領域の先頭の
単位データ格納空間を指定するようにしているから、コ
ード変換すべき数が増大しても、何らコードを変換する
ためのテーブルメモリ等増加させる必要なく小型化がで
きる。
出力状態ＳＴ２において、係数Ｃ７〜Ｃｌ３が各々１０
゛とされ、以下同様にされることによりレジスタＲＧ２
における係数Ｃ７〜Ｃｌ３が゛Ｏ”状態のアドレスが得
られる。以上記載した様に本発明によれば、連続してア
ドレスが割付けられた所定数の単位データ格納空間を単
位コード領域とし、これを連続して有するメモリをアク
セスするに際し、各コード領域を指定するコードを、各
コード領域の順に対応したシーケンスコードによつて割
付け、このコードから演算してそのコード領域の先頭の
単位データ格納空間を指定するようにしているから、コ
ード変換すべき数が増大しても、何らコードを変換する
ためのテーブルメモリ等増加させる必要なく小型化がで
きる。
尚、土述した実施例においては単位コード領域を構成す
る単位データ格納領域の所定数を、２４個として説明し
たが、何れの個数毎でも良い。
る単位データ格納領域の所定数を、２４個として説明し
たが、何れの個数毎でも良い。
即ちこの所定数Ｘを次式で表現し、（但しＮＯ，ｎｌ，
ｎ２・・・・・・ｎ口ま１又はＯ）そのシーケンスコー
ドＳＣを、Ｎｉが１である２の指数１分シフトさせ、各
々を加算することにより所定数の乗算値を作成すること
によつて先頭アドレスが求まるので、この所定数は任意
に選択できる事は言うまでもない。
ｎ２・・・・・・ｎ口ま１又はＯ）そのシーケンスコー
ドＳＣを、Ｎｉが１である２の指数１分シフトさせ、各
々を加算することにより所定数の乗算値を作成すること
によつて先頭アドレスが求まるので、この所定数は任意
に選択できる事は言うまでもない。
第１図は本発明の原理を説明する図、第２図は一実施例
のプロツク図、第３図は要部の説明用の図面である。 図中、ＭＥＭはメモリ、ＵＭは単位データ格納領域、Ｕ
ＣＭは単位コード領域である。
のプロツク図、第３図は要部の説明用の図面である。 図中、ＭＥＭはメモリ、ＵＭは単位データ格納領域、Ｕ
ＣＭは単位コード領域である。
Claims (1)
- １ 連続する単位データ格納領域に対し、連続するアド
レスが割付けられ、所定数の連続する単位データ格納空
間により構成された単位コード領域を連続して複数有す
るメモリを具備し、所定のコードにより対応する該単位
コード領域の各単位データ格納領域を指定し、該所定の
コードを該単位コード領域に格納されるコードに変換す
るコード変換回路において、該所定のコードを該単位コ
ード記憶領域の配列順序に対応したシーケンスコードに
より構成するとともに、該シーケンスコードに該所定数
を乗算する回路と、乗算回路の乗算値と該単位コード領
域内の該単位データ格納領域の順序に対応する値とを加
算する手段とを設け、該加算手段の出力に応じて、該各
単位データ格納空間を指定することを特徴とするコード
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039866A JPS5936265B2 (ja) | 1980-03-28 | 1980-03-28 | コ−ド変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039866A JPS5936265B2 (ja) | 1980-03-28 | 1980-03-28 | コ−ド変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137390A JPS56137390A (en) | 1981-10-27 |
| JPS5936265B2 true JPS5936265B2 (ja) | 1984-09-03 |
Family
ID=12564886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55039866A Expired JPS5936265B2 (ja) | 1980-03-28 | 1980-03-28 | コ−ド変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936265B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2889572B2 (ja) * | 1987-05-20 | 1999-05-10 | 株式会社日立製作所 | フォントデータ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533023A (en) * | 1976-06-29 | 1978-01-12 | Toyo Communication Equip | Display unit |
| JPS5347238A (en) * | 1976-10-08 | 1978-04-27 | Deetaa Gen Corp | System for compressing data bit |
| JPS55915A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Display unit |
-
1980
- 1980-03-28 JP JP55039866A patent/JPS5936265B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533023A (en) * | 1976-06-29 | 1978-01-12 | Toyo Communication Equip | Display unit |
| JPS5347238A (en) * | 1976-10-08 | 1978-04-27 | Deetaa Gen Corp | System for compressing data bit |
| JPS55915A (en) * | 1978-06-16 | 1980-01-07 | Hitachi Ltd | Display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137390A (en) | 1981-10-27 |
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