JPS593625Y2 - ディジタル信号疑似アナログ化装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、パルスの高さの変化で情報を伝送するディジ
タル信号を疑似的なアナログ信号に変換するための変換
装置に関する。

一般に、ＦＭステレオ復調器の時分割復調ホールド出力
信号とかディジタル・アナログ変換器（ＤＡ変換器）の
出力信号等は、一般にパルスアンプリチュード変調と呼
ばれる周期的に階段状の変化をするディジタル信号であ
り、これにはその基本となるアナログ信号成分以外に、
多くの不用周波数成分が含まれている。

すなわち、基本アナログ信号周波数の上限をｆＡとし、
周期的階段状変化の周波数をｆ、とすれば、その不用周
波数成分子Ｎは、 ｆＮ＝Ｎ−ｆ、±ｆＡ（Ｎ＝１．２．３．・・・）・・
・（１）で表わされる。

これをスペクトル分布図に表わすと、第１図のようにな
る。

斯る不用周波数成分子Ｎを除去して必要な基本アナログ
信号を取り出すためには、非常に急峻な阻止特性を有す
るハイカットフィルタが必要となる。

特に先に挙げたＦＭステレオ復調器の例においてはオー
ディオ周波数すなわち基本アナログ信号周波数の上限ｆ
Ａは１５ ［ＫＨｚ）であり、サブキャリア周波数すな
わち周期的階段状変化の周波数ｆＴは３８ （ＫＨｚ）
であるから、その不用周波数成分子Ｎは第（１）式より ｆＮ＝３８Ｎ±１５ 〔ＫＨ２〕 となり、Ｎ＝１の場合を考えるとｆＮの下限は２３ （
ＫＨｚ）となって、それはオーディオ周波数の上限ｆＡ
（＝１５ ［ＫＨ２））に非常に近接したものとなる。

従って前述のように急峻な阻止特性を有するハイカット
フィルタが不可欠なものとなってくるのである。

しかし、斯るフィルタは、通常インダクタンス分を必要
とするため位相歪の発生や磁気飽和による高調波歪の発
生等は不可避であり、また外部誘導を受けやすいとか形
状的にもかなり大きい等の欠点がある。

従って周期的ディジタル信号から必要な基本アナログ信
号を取り出すのにかようなフィルタを用いることは、特
性面、スペース面等において問題が多かった。

本考案は、上述の欠点を解消するテ゛イジタル信号疑似
アナログ化装置を提供することを目的とする。

以下本考案の一実施例につき第２図の回路構成図及び第
３図の各都電圧波形を示すタイムチャートに基づいて説
明する。

Ｖｉは、一定周波数ｆ１をもつ階段状のディジタル信号
であって、第３図中ではその波形を示し、第２図におい
ては該信号の人力される端子を示している。

従って該ディジタル信号Ｖｉの周期はｌ／ｆ１で表わさ
れる。

Ｖｄはディジタル信号Ｖｉの位相を後記遅延回路ＤＬに
よって１／ｆ□だけ遅延させたディジタル信号であって
、第３図ではその波形を、第２図においては該信号の表
われる箇所を示している。

次に、第２図において、ＣＰは周波数ｎｆＴ（ｎ＝整数
）のクロックパルスｆｃを発生するクロックパルス発生
回路、１／ｎＤは該クロックパルスｆｃをｌ／ ｎに分
周する分周回路を夫々示す。

ここで分周回路１／ｎＤノ出力信号周波数は、ｆｃ／ｎ
＝ ｎｆＴ／ｎ ＝ ｆＴとなるが、斯る信号ｆ□は
端子ｆＴより外部に出力されて前記ディジタル信号Ｖｉ
の階段状スイッチングの為の信号として用いられるよう
になっており、かくて前記ディジタル信号Ｖｉは一定周
波数ｆ１をもつ階段状のディジタル信号となっているも
のである。

ＤＬは先にも触れたように、分周回路１／ｎＤの出力信
号ｆ、によってディジタル信号Ｖｉの位相を１／ｆＴす
なわち１周期だけ遅延させるための遅延回路である。

そしてＲはｎ個の抵抗ｒ１．ｒ２．・・・・・・ｒｎを
直列接続して成る電圧差分割回路であって、抵抗ｒ１の
外端は遅延回路ＤＬの出力端に、また抵抗ｒｎの外端は
ディジタル信号入力端子Ｖｉに夫々接続されており、こ
れはディジタル信号Ｖｄとディジタル信号Ｖｉとの電圧
差勾配をｎ分割し、各々の抵抗ｒ１．ｒ２．・・・・・
・ｒｎよりその分割電圧を出力するものである。

更にＭＰＸは電圧差分割回路Ｒより出力されるｎ個の分
割電圧を、クロックパルスｆｃ（＝ｎｆ、 ）によって
ディジタル信号Ｖｉの周波数ｆＴのｎ倍の速度で１→２
→３→・・・→ｎ→１→２→・・・と繰り返し選択切換
するマルチプレクサであり、ロータリースイッチＳＷと
スイッチ制御部ＳＣとから戒っている。

以上のＤＬ、Ｒ，ＭＰＸの各部は本考案に係るディジタ
ル信号疑似アナログ化装置の主要部を威すものである。

上述の構成において、ディジタル信号Ｖｉが入力端子Ｖ
ｉに印加されると各部が動作し、例えばｎ５とした場合
第３図Ｖｏに示すような出力信号波形か′第２図中の出
力端Ｖｏより得られる。

この出力信号Ｖｏをディジタル信号Ｖｉと比べてみると
、はるかに高調波成分の少ない波形となっているのが判
る。

ここでｎの値を大きくとれば、出力信号ｖＯをほぼアナ
ログ信号とすることができる。

次に、第４図は本考案の他の実施例を示す回路構成図で
ある。

図中、第２図と同一符号を付した各部は第２図中の各部
と同−若しくは同等のものを示し、その説明を省略する
。

本例は、減算回路ＳＵＢによって入力されるテ゛イジタ
ル信号Ｖｉと１周期位相の遅延したテ゛イジタル信号Ｖ
ｄとの差信号を作り、これを電圧差分割回路Ｒによって
ｎ分割し、続いてその分割電圧をマルチプレクサＭＰＸ
によって速度ｎｆＴで選択切換し、更にその出力信号と
テ゛イジタル信号Ｖｉとを加算回路ＡＤＤによって加算
することにより疑似的なアナログ信号Ｖｏを得るもので
ある。

従って基本的な原理は前記実施例と相違する処はなく、
また効果についても前記実施例と同様な効果を得るもの
である。

尚、前述の２実施例において、電圧差分割回路Ｒのｒｌ
、ｒ２・・・・・・ｒｎの抵抗比によって決まる分割比
を、等美的でなく、例えば第２図の例では余弦比、また
第３図の例では正弦比となるようにしておけば、出力信
号Ｖｏは三角波から三角関数波に近いものとなり、奇数
次高調波の含有率を効果的に減することかで゛きる。

第５図は遅延回路ＤＬの実際の回路例を示す。

同図Ａはその回路構成図を示している。

同図中Ｑ１゜Ｑ２はＪ−ＦＥＴ、Ｃ１，Ｃ２はコンテ゛
ンサ、ＯＭはワンショットマルチバイブレータ、Ｔｒは
トランジスタ、Ｒｙは抵抗、十ＢはＢ電源を夫々示す。

Ｊ −ＦＥＴ Ｑ２のゲートには前記分周回路１／ｎＤ
から出力される周波数ｆ１のクロックパルスが印加され
るようになっている。

またＪ −ＦＥＴＱｌのゲートには斯る周波数ｆ□のク
ロックパルスによって作動するワンショットマルチバイ
ブレータＯＭの出力信号が印加されるよ、うになってい
る。

従って入力端Ｖｉより入力される周波数ｆ１のディジタ
ル信号ＶｉはＱｌのオン時毎にコンデンサＣ１に充電さ
れ、その充電信号がＱ３のオン時毎にこの遅延回路の出
力端Ｖｄに導出される。

この様子を示したのが第５図Ｂのタイムチャートである
。

この図から判るように出力信号Ｖｄの位相はディジタル
信号Ｖｉより１周期（＝１／ｆ、）だけ遅延することに
なる。

以上詳細に説明したように、本考案に係るディジタル信
号疑似アナログ化装置によれば、一定周期をもって階段
状に変化するテ゛イジタル信号からその変化分に応じた
アナログ信号を取り出す際、従来のように高性能なハイ
カットフィルタを用いなくとも目的を達することができ
るから、フィルタの使用に伴う種々の特性面での問題を
一挙に解消できるのは勿論、その動作がすべてディジタ
ル動作であるからＩＣ化に向いており、従って装置の小
型化が簡単である等、本装置は数多の特長を具有するも
のである。

【図面の簡単な説明】

第１図は階段状ディジタル信号のスペクトル分布状態図
、第２図は本考案に係るディジタル信号疑似アナログ化
装置の一実施例を示す回路構成図、第３図はその各都電
圧波形を示すタイムチャート、第４図は本考案の他の実
施例を示す回路構成図、第５図Ａは本考案に用いる遅延
回路の実際の回路例を示す回路構成図、第５図Ｂはその
各都電圧波形を示すタイムチャートである。 ＤＬ・・・・・・遅延回路、Ｒ・・・・・・電圧差分割
回路、ｒ工。 ｒ２．・・・・・・ｒｎ・・・・・・抵抗、ＭＰＸ・・
・・・・マルチプレクサ、ＳＷ・・・・・・ロータリー
スイッチ、ＳＣ・・・・・・スイッチ制御部、Ｖｉ・・
・・・・入力端子（ディジタル信号）、Ｖｄ・・・・・
・１周期遅延テ゛イジタル信号、Ｖｏ・・・・・・出力
端子（出力信号）。

Claims (1)

【実用新案登録請求の範囲】
1. パルスの高さの変化で情報を伝送するディジタル信号の
   位相を１周期遅延させる遅延回路と、該遅延回路の出力
   信号と前記ディジタル信号との電圧差勾配をｎ分割する
   ための電圧差分割回路と、該電圧差分割回路より出力さ
   れるｎ個の分割電圧を前記ディジタル信号の周波数のｎ
   倍の速度で選択切換するマルチプレクサとから戒り、前
   記テ゛イジタル信号を疑似的なアナログ信号に変換する
   ことができるように構成したことを特徴とするディジタ
   ル信号疑似アナログ化装置。