JPS5934646A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- H01L2924/14—Integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置の製造方法に関するも
のである。
のである。
従来の半導体集積回路装置の製造方法を第1図を用いて
説明する。第1図はMOS LSIの場合であシ、第1
図(a)に示すようにソース・ドレイン拡散層2をシリ
コン基板1に形成した後、電気的な信号を取出すための
コンタクトホール8を5tot膜3に開孔する。次いで
、同じく第1図(a)に示すようにAt−8l 4を蒸
着する。次いで、第1図(b)に示すように7オトリソ
エ程でAt−8tノぐターン4′を形成し、500℃、
30分の水素シンターを行う。
説明する。第1図はMOS LSIの場合であシ、第1
図(a)に示すようにソース・ドレイン拡散層2をシリ
コン基板1に形成した後、電気的な信号を取出すための
コンタクトホール8を5tot膜3に開孔する。次いで
、同じく第1図(a)に示すようにAt−8l 4を蒸
着する。次いで、第1図(b)に示すように7オトリソ
エ程でAt−8tノぐターン4′を形成し、500℃、
30分の水素シンターを行う。
次いで、第1図(e)に示すごとく保護膜用にPSG膜
5を1μm+Pをドーグしていない5iot膜6を0.
2μm連続堆積し、それらにポンディングパッド用の穴
9を開孔する。
5を1μm+Pをドーグしていない5iot膜6を0.
2μm連続堆積し、それらにポンディングパッド用の穴
9を開孔する。
以上で前処理が完了する。組立工程は、図示しないが、
先ず、プロービングによシ選別した良品をスクライブし
、パターン選別を行った後、ノ臂ツケージにダイスを接
着(ダイスボンド)する。
先ず、プロービングによシ選別した良品をスクライブし
、パターン選別を行った後、ノ臂ツケージにダイスを接
着(ダイスボンド)する。
このダイスボンドは430℃、N2雰囲気で行われる。
しかし従来は、この工程の後でjg1図(C)に示すよ
うにクラック7がビンディングieツド近傍のPSG膜
5および5tot膜6に生じることがわかった。このよ
うなりラック7が生じると外部から水分が侵入し易くな
υ、その結果At腐食をもたらし、集積回路装置が不良
となる欠点があった。
うにクラック7がビンディングieツド近傍のPSG膜
5および5tot膜6に生じることがわかった。このよ
うなりラック7が生じると外部から水分が侵入し易くな
υ、その結果At腐食をもたらし、集積回路装置が不良
となる欠点があった。
この発明は上記の点に鑑みなされたもので、従来の欠点
を解決できる半導体集積回路装置の製造方法を提供する
ことを目的とする。
を解決できる半導体集積回路装置の製造方法を提供する
ことを目的とする。
以下この発明の実施例を図面を参照して説明する。
第2図はこの発明の第1の実施例を示す。この第1の実
施例において、ソース書ドレイン拡散層2をシリコン基
板1に形成した後、コンタクトホール8を5iot膜3
に開孔し、さらにA、t−814を蒸着する工程(第2
図(a)′に示す工程)までは従来工程と同じである。
施例において、ソース書ドレイン拡散層2をシリコン基
板1に形成した後、コンタクトホール8を5iot膜3
に開孔し、さらにA、t−814を蒸着する工程(第2
図(a)′に示す工程)までは従来工程と同じである。
次に、第1の実施例では、150〜200℃のNlまた
は迅雰囲気で30分〜1時間熱処理(プリアニール)す
る。この熱処理温度はAt−8t蒸着膜の歪が除去され
る温度で、一般に回復温度と呼ばれるが、回復温度はA
t−8tの蒸着条件に依存する。たとえば第3図(図中
矢印は回復温度を示す)に示すようにAt −1,51
81膜の硬度は150℃〜200℃で軟化しているが、
絶縁膜クラック発生率の高い基板温度150℃で蒸着速
度187 A/ seeのAA−8L膜の回復温度はお
よそ200℃と判断できる。したがって、この膜の場合
は200℃で30分間N!ガス中で熱処理する。
は迅雰囲気で30分〜1時間熱処理(プリアニール)す
る。この熱処理温度はAt−8t蒸着膜の歪が除去され
る温度で、一般に回復温度と呼ばれるが、回復温度はA
t−8tの蒸着条件に依存する。たとえば第3図(図中
矢印は回復温度を示す)に示すようにAt −1,51
81膜の硬度は150℃〜200℃で軟化しているが、
絶縁膜クラック発生率の高い基板温度150℃で蒸着速
度187 A/ seeのAA−8L膜の回復温度はお
よそ200℃と判断できる。したがって、この膜の場合
は200℃で30分間N!ガス中で熱処理する。
このようにして熱処理が行われた後の状態を第2図(b
)に示す。この図において、1oは熱処理後のAt−8
t蒸着膜を示す。そして以後は、従来工程通シ、第2図
(c)に示すようにAt−8i /f l −ン10’
(D形成およびシンターを行い、さらに第2図(d)に
示すようにPSG膜5およびsio、膜6の堆積と?ン
デイングパッド用の穴9の形成を行う。
)に示す。この図において、1oは熱処理後のAt−8
t蒸着膜を示す。そして以後は、従来工程通シ、第2図
(c)に示すようにAt−8i /f l −ン10’
(D形成およびシンターを行い、さらに第2図(d)に
示すようにPSG膜5およびsio、膜6の堆積と?ン
デイングパッド用の穴9の形成を行う。
以上のように第1の実施例では、At−8l蒸着の後、
パターン形成の前に、At−8t蒸着膜の歪回復温度で
プリアニールする。それによ、9 At−8t蒸着膜の
残留歪をパターン形成前に開放させる。したがって、パ
ターン形成後のシンター処理によってもM原子の急速な
移動、拡散が抑制されるようになり、その結果としてA
t−Si蒸着膜のヒロック形成が従来方法よシ小さくな
る。そして、ヒロックが小さくなれば、そのヒロック上
における保護膜(PS(7M5およびSing膜6から
なる)の被覆性が充分となシ、かつ熱処理時に保護膜に
加わる応力が小さくなるので、組立時の熱処理において
保護膜にクラックが発生しにくくなる。
パターン形成の前に、At−8t蒸着膜の歪回復温度で
プリアニールする。それによ、9 At−8t蒸着膜の
残留歪をパターン形成前に開放させる。したがって、パ
ターン形成後のシンター処理によってもM原子の急速な
移動、拡散が抑制されるようになり、その結果としてA
t−Si蒸着膜のヒロック形成が従来方法よシ小さくな
る。そして、ヒロックが小さくなれば、そのヒロック上
における保護膜(PS(7M5およびSing膜6から
なる)の被覆性が充分となシ、かつ熱処理時に保護膜に
加わる応力が小さくなるので、組立時の熱処理において
保護膜にクラックが発生しにくくなる。
第4図はグリアニールによるクラック防止効果の一例を
示す。200’C,30分のN!アニールによジノリド
部の絶縁M(保護膜)のクラック発生率が70%から1
0%に大幅に減少している。
示す。200’C,30分のN!アニールによジノリド
部の絶縁M(保護膜)のクラック発生率が70%から1
0%に大幅に減少している。
第1の実施例はAt−8i膜と保護膜の場合を説明した
が、金属膜が人tそのもの、あるいはAt中に淘。
が、金属膜が人tそのもの、あるいはAt中に淘。
Cuなどの元素を混入した2元系合金、または3元系以
上のAt合金の場合にも同様の効果が生じる。
上のAt合金の場合にも同様の効果が生じる。
また、保護膜のり2ツク防止に対してだけでなく、多層
配線デバイスの場合は中間絶縁膜のクラック発生や眉間
ショートを防止する効果もある。
配線デバイスの場合は中間絶縁膜のクラック発生や眉間
ショートを防止する効果もある。
第5図はこの発明の第2の実施例としC多層配線の場合
を示す。第5図(a)において、1はシリコン基板、2
はソース・ドレイン拡散層、3はSiO。
を示す。第5図(a)において、1はシリコン基板、2
はソース・ドレイン拡散層、3はSiO。
膜、8はコンタクトポールである。これらの構造体上に
同図に示すように1層目A7−8i 11を蒸着する。
同図に示すように1層目A7−8i 11を蒸着する。
そして、その蒸着後、200℃で30分間N!ガス中で
1回目のプリアニールを行う。次いで、フォトリソ工程
で第5図(b)に示すようにA7−8tパタ・−ン11
′を形成し、その後1回目のシンターを行う。続いて、
第5図(b)に示すように中間絶縁膜としてたとえばP
sG膜12を育成し、スルーボール13を開け、2層目
のAt14を蒸着する。次いで、2回目のプリアニール
を1回目と同一条件で行い、その上で2層目At14の
7オトリソを行って第5図(c)に示すようにAtパタ
ーン14′を形成した後、2回目のシンターを行う。最
後に、第5図(e)に示すごとく保護膜としてPSG5
および5lot膜6を堆積し、それらにポンディングパ
ッド用の穴9を開ける。
1回目のプリアニールを行う。次いで、フォトリソ工程
で第5図(b)に示すようにA7−8tパタ・−ン11
′を形成し、その後1回目のシンターを行う。続いて、
第5図(b)に示すように中間絶縁膜としてたとえばP
sG膜12を育成し、スルーボール13を開け、2層目
のAt14を蒸着する。次いで、2回目のプリアニール
を1回目と同一条件で行い、その上で2層目At14の
7オトリソを行って第5図(c)に示すようにAtパタ
ーン14′を形成した後、2回目のシンターを行う。最
後に、第5図(e)に示すごとく保護膜としてPSG5
および5lot膜6を堆積し、それらにポンディングパ
ッド用の穴9を開ける。
このような2層配線の場合は、保護膜だけでなく中間絶
縁膜のクラックも防止できる効果がある。
縁膜のクラックも防止できる効果がある。
以上詳述したようにこの発明の半導体集積回路装置の製
造方法によれば、At蒸着直後にAt蒸着膜の歪回復温
度で、かつNあるいは迅雰囲気で30分〜1時間の熱処
理を行うようにしたので、A/、パターン上の絶縁膜の
クラックやAt突起による絶縁膜のピンホール的な欠陥
、さらにはAL配線間の短絡を防止することができる。
造方法によれば、At蒸着直後にAt蒸着膜の歪回復温
度で、かつNあるいは迅雰囲気で30分〜1時間の熱処
理を行うようにしたので、A/、パターン上の絶縁膜の
クラックやAt突起による絶縁膜のピンホール的な欠陥
、さらにはAL配線間の短絡を防止することができる。
第1図は従来の半導体集積回路装置の製造方法を示す断
面図、第2図はこの発明の半導体集積回路装置の製造方
法を示す断面図、第3図はAt蒸着条件による回復温度
の違いを示す特性図、第4図はグリアニールによるクラ
ック防止効果の一例を示す図、第5図はこの発明の第2
の実施例を示す断面図である。 4・・・At−8t、10・・・熱処理後のA/、−8
t蒸着膜、10′・・・At−8tノ平ターン、5・・
・PSG膜、6・・・stow膜、11・・・AA−S
i、11′・・・At−8tノやターン、12・・・
PSG膜、14・・・At、14’・・・Atノ臂ター
ン。 第1図 第2図 手続補正書 昭和58年5月18日 特許庁長官若 杉 和 夫殿 1、事件の表示 昭和57年 特許 願第 144838 号2、発明
の名称 半導体集積回路装置の製造方法 3、補正をする者 事件との関係 特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の日付 昭和 年 月 日 (自
発)6、補正の対象 fi+ 図面第5図(b)において符号13の引出し
線を別紙朱1.で示すように訂正する。 第3図 アニール温度CC) 第 (0) 第4閲 ア ア 〒う 二 図 (b) 3
面図、第2図はこの発明の半導体集積回路装置の製造方
法を示す断面図、第3図はAt蒸着条件による回復温度
の違いを示す特性図、第4図はグリアニールによるクラ
ック防止効果の一例を示す図、第5図はこの発明の第2
の実施例を示す断面図である。 4・・・At−8t、10・・・熱処理後のA/、−8
t蒸着膜、10′・・・At−8tノ平ターン、5・・
・PSG膜、6・・・stow膜、11・・・AA−S
i、11′・・・At−8tノやターン、12・・・
PSG膜、14・・・At、14’・・・Atノ臂ター
ン。 第1図 第2図 手続補正書 昭和58年5月18日 特許庁長官若 杉 和 夫殿 1、事件の表示 昭和57年 特許 願第 144838 号2、発明
の名称 半導体集積回路装置の製造方法 3、補正をする者 事件との関係 特 許 出願人(029)沖電
気工業株式会社 4、代理人 5、補正命令の日付 昭和 年 月 日 (自
発)6、補正の対象 fi+ 図面第5図(b)において符号13の引出し
線を別紙朱1.で示すように訂正する。 第3図 アニール温度CC) 第 (0) 第4閲 ア ア 〒う 二 図 (b) 3
Claims (1)
- Atパターン上に直接絶縁膜を堆積させる構造の半導体
集積回路装置において、At蒸着直後にAt蒸着膜の歪
回復温度で、かつN、あるいはN2雰囲気で30分〜1
時間の熱処理を行い、しかる後Atパターン形形成絶絶
縁膜形成行うことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144838A JPS5934646A (ja) | 1982-08-23 | 1982-08-23 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57144838A JPS5934646A (ja) | 1982-08-23 | 1982-08-23 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5934646A true JPS5934646A (ja) | 1984-02-25 |
Family
ID=15371605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57144838A Pending JPS5934646A (ja) | 1982-08-23 | 1982-08-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5934646A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008053551A (ja) * | 2006-08-25 | 2008-03-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-08-23 JP JP57144838A patent/JPS5934646A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008053551A (ja) * | 2006-08-25 | 2008-03-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US7816260B2 (en) | 2006-08-25 | 2010-10-19 | Oki Semiconductor Co., Ltd. | Method for fabricating semiconductor device |
JP4621645B2 (ja) * | 2006-08-25 | 2011-01-26 | Okiセミコンダクタ株式会社 | 半導体装置の製造方法 |
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