JPS5929822B2 - デイジタルレベル計測回路 - Google Patents
デイジタルレベル計測回路Info
- Publication number
- JPS5929822B2 JPS5929822B2 JP2790674A JP2790674A JPS5929822B2 JP S5929822 B2 JPS5929822 B2 JP S5929822B2 JP 2790674 A JP2790674 A JP 2790674A JP 2790674 A JP2790674 A JP 2790674A JP S5929822 B2 JPS5929822 B2 JP S5929822B2
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- JP
- Japan
- Prior art keywords
- level
- level storage
- signal
- input signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Measurement Of Current Or Voltage (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明は音声信号のレベル計測回路に関する。
ディジタル技術の進歩に伴い従来アナログ回路で構成さ
れていた装置は安定化低コスト化等の理由からディジタ
ル化されつつある。音声信号レベルの測定装置も又同様
な気運にある。レベルの測定は一定時間被測定信号の二
乗値あるいは絶対値等を積分して実効値あるいは平均値
を求める方法あるいは、アナログ回路で頻繁に用いられ
る如くコンデンサの充、放電を利用してピークレベルを
求める方法がある。信号の波形がわかつている時には実
効値、平均値、ピーク値間の互いの換算は可能であるか
ら、どの値を求めても良い。積分操作としては完全積分
操作、不完全積分操作とに分けられ、いずれの場合もデ
ィジタル回路で構成する際に必要なビット数は信号のビ
ット数よりかなり多くなり、その増加分は積分時定数に
従う。
れていた装置は安定化低コスト化等の理由からディジタ
ル化されつつある。音声信号レベルの測定装置も又同様
な気運にある。レベルの測定は一定時間被測定信号の二
乗値あるいは絶対値等を積分して実効値あるいは平均値
を求める方法あるいは、アナログ回路で頻繁に用いられ
る如くコンデンサの充、放電を利用してピークレベルを
求める方法がある。信号の波形がわかつている時には実
効値、平均値、ピーク値間の互いの換算は可能であるか
ら、どの値を求めても良い。積分操作としては完全積分
操作、不完全積分操作とに分けられ、いずれの場合もデ
ィジタル回路で構成する際に必要なビット数は信号のビ
ット数よりかなり多くなり、その増加分は積分時定数に
従う。
ピークレベルを求めるにはアナログ的には、充電の時定
数を小さくし、放電の時定数を大きくすれば良いが、デ
ィジタル回路で同じ機能を持たせる為には、比較回路と
不完全積分回路が必要となる。従つてアナログ的には簡
単に実現できるレベル計測器はディジタル的にはかなり
大規模な回路となる。本発明の目的は安定に動作し、か
つ小形なディジタル的に構成されたレベル計測回路の提
供にある。
数を小さくし、放電の時定数を大きくすれば良いが、デ
ィジタル回路で同じ機能を持たせる為には、比較回路と
不完全積分回路が必要となる。従つてアナログ的には簡
単に実現できるレベル計測器はディジタル的にはかなり
大規模な回路となる。本発明の目的は安定に動作し、か
つ小形なディジタル的に構成されたレベル計測回路の提
供にある。
本発明によれば、非線形ディジタル符号で表わされた入
力信号のレベルを記憶するレベル記憶部と前記入力信号
と前記レベル記憶部の内容との大小比較を行う比較部と
、前記比較部の出力に従つて前記レベル記憶部の内容を
あらかじめ定められた値だけ減する制御部とを有し、前
記レベル記憶部の内容を出力するディジタルレベル計測
回路が得られる。
力信号のレベルを記憶するレベル記憶部と前記入力信号
と前記レベル記憶部の内容との大小比較を行う比較部と
、前記比較部の出力に従つて前記レベル記憶部の内容を
あらかじめ定められた値だけ減する制御部とを有し、前
記レベル記憶部の内容を出力するディジタルレベル計測
回路が得られる。
本発明の詳細な説明を図を用いて進める。
第１図は本発明による第１の実施例でありアナログ入力
信号を想定している。
信号を想定している。
入力端子１０１から与えられたアナログ信号はサンプル
時間毎に非線形ＡＤ変換器１１０によりディジタル信号
に変換される。非線形ＡＤ変換器１１０はアナログ入力
に対して第２図に示す如き指数圧縮形の非線形符号化特
性を有する。第２図の特性はＰＣＭ回線における圧押法
則とほゞ同じである。
時間毎に非線形ＡＤ変換器１１０によりディジタル信号
に変換される。非線形ＡＤ変換器１１０はアナログ入力
に対して第２図に示す如き指数圧縮形の非線形符号化特
性を有する。第２図の特性はＰＣＭ回線における圧押法
則とほゞ同じである。
非線形符号化された信号は振幅情報のみレベル記憶部１
２０と比較回路１３０に与えられる。比較回路１３０に
はさらにレベル記憶部１２０出力が接続されている。比
較回路はこれら二信号の振幅の大小を比較し、もし非線
形・ＡＤ変換器１１０出力がより大きければ変換器１１
０出力をレベル記憶部１２０に書き込む指令を送る。逆
にレベル記憶部１２０出力がより大きい場合には記憶内
容を一定数減する指令を送る。この様に構成されたレベ
ル計測回路に大振幅のインパルスが加わり、その後人力
０の状態が続いた場合には第２図の逆変換を行うと第３
図に示す如き結果となる。非線形ＡＤ変換を受けた信号
において、その最小ビツトの持つ値の相対値は第２図の
破線が示すとおりであり、大きな信号に対しては大きな
値、小さな信号に対しては小さな値となる。従つて第２
図の如き符号化されたデイジタル信号から一定数を減じ
続けるならば線形な表現に表わすとき、第３図の如き折
線が得られるのは理解に難くない。第３図の折線はＰＣ
Ｍ回線におけるＡ一法則１３折線を圧伸特性として採用
したならば、サンプル時間毎に減する量を最小ビツトと
した時にサンプル数で１６、８ＫＦＩｚサンプリングの
場合２ミリ秒の長さになる。サンプル毎に減する量を最
小ビツトの１／ｎとするならば折線の長さは２ｎミリ秒
となる。折線の時間表はレベル記憶部１２０の内容の半
減時間である。入力信号として第４図の実線の如き振幅
の信号が加えられた時、レベル記憶部１２０の内容は第
４図の破線の如くなり、記憶部１２０の内容がほマピー
クレベルを表わすことがわかる。第５図は本発明による
第２の実施例である。
２０と比較回路１３０に与えられる。比較回路１３０に
はさらにレベル記憶部１２０出力が接続されている。比
較回路はこれら二信号の振幅の大小を比較し、もし非線
形・ＡＤ変換器１１０出力がより大きければ変換器１１
０出力をレベル記憶部１２０に書き込む指令を送る。逆
にレベル記憶部１２０出力がより大きい場合には記憶内
容を一定数減する指令を送る。この様に構成されたレベ
ル計測回路に大振幅のインパルスが加わり、その後人力
０の状態が続いた場合には第２図の逆変換を行うと第３
図に示す如き結果となる。非線形ＡＤ変換を受けた信号
において、その最小ビツトの持つ値の相対値は第２図の
破線が示すとおりであり、大きな信号に対しては大きな
値、小さな信号に対しては小さな値となる。従つて第２
図の如き符号化されたデイジタル信号から一定数を減じ
続けるならば線形な表現に表わすとき、第３図の如き折
線が得られるのは理解に難くない。第３図の折線はＰＣ
Ｍ回線におけるＡ一法則１３折線を圧伸特性として採用
したならば、サンプル時間毎に減する量を最小ビツトと
した時にサンプル数で１６、８ＫＦＩｚサンプリングの
場合２ミリ秒の長さになる。サンプル毎に減する量を最
小ビツトの１／ｎとするならば折線の長さは２ｎミリ秒
となる。折線の時間表はレベル記憶部１２０の内容の半
減時間である。入力信号として第４図の実線の如き振幅
の信号が加えられた時、レベル記憶部１２０の内容は第
４図の破線の如くなり、記憶部１２０の内容がほマピー
クレベルを表わすことがわかる。第５図は本発明による
第２の実施例である。
入力端５０３には第２図の非線形変換を受けたデイジタ
ル信号が加えられる。本実施例において第１図のレベル
記憶部１１０はダウンカウンタ５２０が用いられている
。比較回路５３０では入力信号とダウンカウンタ５２０
出力の大小を比較し、比較回路出力はカウンタ５２０の
モード切換入力に加えられる。入力信号が大きい場合に
はデータ読み込みモードに、又ダウンカウンタ５２０出
力が大きい場合には計数モードとする。ダウンカウンタ
５２０にはクロツクパルスＣｐが印加されモード切換信
号に従つてデータ読み込みあるいは減算の操作が行なわ
れる。本実施例において非線形ＡＤ変換器を省いている
が、ＰＣＭ通信回線においては前述の如き指数圧伸を行
いＳ／Ｎの向上を計つているため、本発明はＰＣＭ回線
に対しては非線形変換の操作は全く必要としないのであ
る。
ル信号が加えられる。本実施例において第１図のレベル
記憶部１１０はダウンカウンタ５２０が用いられている
。比較回路５３０では入力信号とダウンカウンタ５２０
出力の大小を比較し、比較回路出力はカウンタ５２０の
モード切換入力に加えられる。入力信号が大きい場合に
はデータ読み込みモードに、又ダウンカウンタ５２０出
力が大きい場合には計数モードとする。ダウンカウンタ
５２０にはクロツクパルスＣｐが印加されモード切換信
号に従つてデータ読み込みあるいは減算の操作が行なわ
れる。本実施例において非線形ＡＤ変換器を省いている
が、ＰＣＭ通信回線においては前述の如き指数圧伸を行
いＳ／Ｎの向上を計つているため、本発明はＰＣＭ回線
に対しては非線形変換の操作は全く必要としないのであ
る。
従つて本発明はＰＣＭ回線においてその効果大である。
又、ＰＣＭ回線は多数の回線が時間多重されており多重
化されたレベル計測回路の意義は大きい。第６図は本発
明による第３の実施例であり、上で強調した多重化を施
したものである。
又、ＰＣＭ回線は多数の回線が時間多重されており多重
化されたレベル計測回路の意義は大きい。第６図は本発
明による第３の実施例であり、上で強調した多重化を施
したものである。
本実施例においてレベル記憶部はメモリ６２０と減算回
路６４０とスイツチ６５０とで構成される。Ｎチヤンネ
ル多重入力信号は端子６０３より１サンプル周期をＮ時
間分割し、入力される。メモリ６２０に印加されるアド
レス信号Ａは入力信号のチヤンネル番号に同期している
。比較回路６３０は入力信号とメモリ６２０出力の大小
を比較し 入力信号が大ならばスイツチ６５０を駆動し
、メモリ６２０入力が入力端子側に接続し、メモリ６２
０出力が大きければスイツチ６５０を減算回路６４０側
に倒す。減算回路６４０はメモリ６２０の内容を一定数
減する役割を果している。１サンプル周期の１／Ｎの時
間内に上記の比較及びメモリ６２０への書き込み（書き
込みパルスＷ）を終了できるならば１サンプル周期にＮ
チヤンネルのレベル測定が可能となる。
路６４０とスイツチ６５０とで構成される。Ｎチヤンネ
ル多重入力信号は端子６０３より１サンプル周期をＮ時
間分割し、入力される。メモリ６２０に印加されるアド
レス信号Ａは入力信号のチヤンネル番号に同期している
。比較回路６３０は入力信号とメモリ６２０出力の大小
を比較し 入力信号が大ならばスイツチ６５０を駆動し
、メモリ６２０入力が入力端子側に接続し、メモリ６２
０出力が大きければスイツチ６５０を減算回路６４０側
に倒す。減算回路６４０はメモリ６２０の内容を一定数
減する役割を果している。１サンプル周期の１／Ｎの時
間内に上記の比較及びメモリ６２０への書き込み（書き
込みパルスＷ）を終了できるならば１サンプル周期にＮ
チヤンネルのレベル測定が可能となる。
上述の如く本発明によれば素子数の極めて少なく構造が
簡単でありデイジタル回路のため非常に安定に動作する
レベル計測回路が得られる。
簡単でありデイジタル回路のため非常に安定に動作する
レベル計測回路が得られる。
第１図は本発明による第１の実施例である。
Claims (1)
- １ 非線形デイジタル符号で表わされた入力信号のレベ
ルを記憶するレベル記憶部と、前記入力信号と前記レベ
ル記憶部の内容との大小比較を行う比較部と、前記比較
部の出力に従つて前記レベル記憶部の内容を前記入力信
号で置き換えるかまたは前記レベル記憶部の内容をあら
かじめ定められた値だけ減する制御部とを有し、前記レ
ベル記憶部の内容を出力するディジタルレベル計測回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2790674A JPS5929822B2 (ja) | 1974-03-11 | 1974-03-11 | デイジタルレベル計測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2790674A JPS5929822B2 (ja) | 1974-03-11 | 1974-03-11 | デイジタルレベル計測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50122964A JPS50122964A (ja) | 1975-09-26 |
| JPS5929822B2 true JPS5929822B2 (ja) | 1984-07-23 |
Family
ID=12233915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2790674A Expired JPS5929822B2 (ja) | 1974-03-11 | 1974-03-11 | デイジタルレベル計測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929822B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191623U (ja) * | 1985-05-22 | 1986-11-28 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118670A (ja) * | 1985-12-05 | 1988-05-23 | Nec Corp | 振幅検出回路 |
-
1974
- 1974-03-11 JP JP2790674A patent/JPS5929822B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191623U (ja) * | 1985-05-22 | 1986-11-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50122964A (ja) | 1975-09-26 |
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