JPS592919B2 - デイジタルフイルタ - Google Patents

Description

【発明の詳細な説明】 本発明は格子形の線形予測符号化の原理を利用ク０ し
た音声合成回路に使用して有効なディジタルフィルタに
関するものである。

格子形フィルタについてはＭａｒｋｅｌおよびＧｒａｙ
共著の゛ＬｉｎｅａｒＰｒｅｄｉｃｔｉｏｎｏｆＳｐｅ
ｅｃｈ’’（ＮｅｗＹｏｒＫのＳｐｒｉｎｑｅｒ一２５
Ｖｅｒｌａｇから１９７６年刊行）の第５章に詳述され
ている。

上記格子形フィルタを具体化する方法についての歴史的
分析は特開昭５４−７８３８号公報に詳しく記載されて
おり、該公報は格子形フィルタを３０乗算回路と加減算
回路を１個づつ用いて実現するための一手法を提案して
いる。

本発明は上記手法に似た構成を持ち、格子形フィルタを
乗算回路と加減算回路を１個づつ用いて効果的に実現す
るためのディジタルフィルタを提３５供しようとするも
のである。

以下、本発明の実施例を図面に基づいて説明する。

なお本発明で使用される音声合成器の基本構「門”一成
については、［線形予測附号化（ＬＰＣ）ボコーダの音
声合成装置を３チツプで実現」（日経エレクトロニクス
１９７９−１−８号、Ｐｌ４７〜Ｐｌ６２、Ｒ．ウイギ
ンスとＬ１ブランデインガム）という記事にくわしく紹
介されている。

第１図に音声合成器に使用される格子型フイルタのモデ
ルを示す。第１図においてＡＵ（１）は振幅信号Ａ？：
．ｉ番目の時間サイクルにおける励振信号Ｕ（１）との
積よりなる入力信号である。ｙ１は合成出力信号で、Ｄ
Ａ変換器へ印加される。第１図は１０段の場合の例を示
し、１〜１０は減算器、１１〜１９は加算器、２１〜３
０および２２′〜３０′はそれぞれフイルタ係数Ｋｉ（
１−１、２、〜１０）を掛ける乗算器、４１〜５０は１
時間サイクル遅延器である。ＹｌＯ−ｙ１はそれぞれ減
算器１〜１０の出力信号、ＢｌＯ−Ｂ２はそれぞれ加算
器１１〜１９の出力信号であり、ｂ１はｙ１に等しい。
同図で、例えばＹ８なる信号は、信号Ｙ９から１時間サ
イクル前の信号Ｂ８にＫ８なる係数を乗算した結果を引
算することにより計算される。またＢ８なる信号は１時
間サイクル前の信号Ｂ７に、信号Ｙ７にＫ７なる係数を
乗算した結果を加算することにより計算される。第１表
は第１図のそれぞれの信号ＹｌＯ−Ｙｌ，ｂｌＯ−ｂ１
の関係を式の形で表現したものを示している。

第２図に本発明の一実施例を示す。

同図において、９０はメモリ手段としてのｋスタツクで
あり、フィルタ係数を表わすデイジタル値ｋ１〜ＫｌＯ
を記憶する。１０１は１段遅延付回路であり、その入力
と出力の信号は１段の遅延回路の入力と出力の関係と等
価である。

そして、これは上記ｋスタツクの出力信号をエンコード
して、後述の乗算回路１０２の乗算アルゴリズムに適合
した信号を出力する。１０２は乗算回路であり、その第
１入力端子には１段遅延付回路１０１の出力が並列に入
力される。

乗算回路１０２としては通常アレイ型の並列演算回路が
用いられる。ブースのアルゴリズムを使うと補数の演算
が符号の考慮をすることなく行なわれる。例えばブース
の２次のアルゴリズムを使用するとｋスタツク９０から
の並列ビット数が１０ビツトの場合、４段の並列加算の
繰り返しで終る。ブースの２次アルゴリズムについては
、「ＬＳＩ化が進む並列演算方式による乗算器の回路方
式を見る」（日経エレクトロニクス１９７８−５−２９
号、Ｐ７６〜Ｐ９Ｏ）に詳しく記載されている。１０３
は第１の遅延回路手段として第１のシフトレジスタ、１
０４は第１の間欠勤作遅延回路手段としての第１の間欠
勤作シフトレジスタである。

１０５は第１のシフトレジスタ１０３と第１の間欠勤作
シフトレジスタ１０４の出力を入力とし、切換えてそれ
らのいずれかを出力する切換スイツチ、１０６は切換ス
イツチ１０５の出力を一方の入力ｃとする加減算回路、
１０７は切換スイツチ、１０８は第２の遅延回路手段と
して第２のシフトレジスタ、１０９は第２の間欠勤作遅
延回路手段としての第２の間欠勤作シフトレジスタであ
り、前記第２のシフトレジスタ１０８に後続されている
。

１１０はラツチ回路であり、前段までの演算で作り出さ
れたデイジタル値をホールド出力して、ＤＡ変換器（図
示せず）に送り出す。

１１１は切換スイツチであり、加減算回路１０６の出力
と第２の間欠勤作シフトレジスタ１０９の出力とを入力
とし、切換えていずれかを出力し、その出力は加減算回
路１０６の他方の入力ｄとなる。

また切換スイツチ１０７は加減算回路１０６の出力と第
２の間欠勤作シフトレジスタ１０９の出力と励振信号Ｕ
（１）を切換えて出力し、第２のシフトレジスタ１０８
に入力する。また、乗算回路１０２の他方の入力ｂは第
２のシフトレジスタ１０８の出力である。第２図では、
振幅信号Ａど励振信号Ｕ（１）の乗算を行なう余裕があ
るので、そのための入力方法として振幅信号Ａはｋスタ
ツク９０より、励振信号Ｕ（１）は切換スイツチ１０７
を通して第３のシフトレジスタ１０８に入力するように
している。

第３図は第２図の回路により第１表の演算式を実行した
時のタイミング図である。第３図において、１段遅延付
回路１０１の入力ａには係数Ｋｎの情報が入力され、乗
算回路１０２の入力ｂには第３のシフトレジスタ１０８
の出力が入力される。乗算結果は乗算回路１０２と第１
のシフトレジスタ１０３を経て７期間の後に第１のシフ
トレジスタ１０３の出力に現われる。第１の間欠勤作シ
フトレジスタ１０４は期間Ｔ１〜Ｔｌｌまでシフト動作
を行ない、期間Ｔｌ２〜Ｔ２Ｏまではシフト動作を停止
している。

加減算回路１０６の入力ｃには期間Ｔ２Ｏ−Ｔ１〜Ｔｌ
Ｏにおいて第１の間欠勤作シフトレジスタ１０４の出力
が入力され、期間Ｔｌｌ〜Ｔｌ，までは第１のシフトレ
ジスタ１０３の出力が入力される。また、加減算回路１
０６の入力ｄには期間Ｔ，〜Ｔ，Ｏまでは加減算回路１
０６の出力が入力され、期間Ｔｌｌ〜Ｔｌ，までは第２
の間欠勤作シフトレジスタ１０９の出力が入力され、期
間Ｔ２ＯではＯが入力される。そして加減算回路１０６
は期間Ｔ１〜ＴｌＯまでは入力ｄから入力ｃを引く減算
動作が、期間Ｔｌｌ〜Ｔ２Ｏまでは入力ｄに入力ｃを加
える加算動作を行なう。第２のシフトレジスタ１０８の
入力には期間Ｔ１では第２の間欠勤作シフトレジスタ１
０９の出力が入力され、期間Ｔ２では励振信号Ｕ（１＋
１）が入力され、期間Ｔ２〜Ｔ２Ｏまでは加減算回路１
０６の出力が入力される。

第２の間欠勤作シフトレジスタ１０９は期間Ｔｌｌ〜Ｔ
２Ｏ−Ｔ２までの間は動作し、期間Ｔ３〜ＴｌＯの間は
動作を停止している。ラツチ回路１１０の内容は期間Ｔ
２〜Ｔ，Ｏ−Ｔ１の間でデータを保持しており、期間Ｔ
１からＴ２へ移る時に更新される。以上の回路構成によ
り第１表に示す演算が簡素な回路要素まで可能となり、
かつ回路要素間の接続も簡単なものとなる。

第２図の１段遅延付回路１０１はｋスタツク９０の出力
信号をエンコードして乗算回路１０２の乗算アルゴリズ
ムに適合した信号を出力する回路であるが、ここで、な
ぜ１段遅延が付加される場合が出てくるかを説明する。

その１つの例を示すと電力の節減をはかるために４相ダ
イナミツクレシオレスシフトレジスタを用いて、エンコ
ード回路を設計する場合がある。４相ダイナミツクレシ
オレスシフトレジスタを用いて一般にゲート回路を構成
する原理については文献「ＭＯＳ／ＬＳＩＤｅｓｉｇｎ
ａｎｄＡｐｐｌｉｃａｔｉＯｎ，．ＤＲ．ＷＩＬＬＩＡ
ＭＮ．ＣＡＲＲ＆ ＤＲ．ＪＡＣＫＰ．ＭＩＺＥ，．Ｍ
ｃＧＲＡＷＨＩＬＬＢＯＯＫＣＯＭＰＡＮＹｌ９７２年
」に詳しく記載されている。

更に減衰演算を導入することが可能である。

合成音の異常振幅抑圧対策として合成フイルタに微小損
失を挿入することが行なわれる。その効果については、
「変形格子形ＰＡＲＣＯＲ分析合成法の検討」（日本音
響学会、音声研究会資料、資料番号Ｓ７７−０６、１９
７７年５月）に詳しく説明されている。第４図ａに減衰
演算を取り入れた格子型フイルタのモデルを示す。

５１〜６０は減衰器であり、ｂ′１０−ｂ′１は減衰器
５１〜６０の入力であり、Ｂ，Ｏ〜ｂ１はその出力に相
当する。

他は第１図と同じである。例えばｂ／３からＢ３へ移る
と値が２５５／２５６に縮小する。第４図ｂに上記減衰
器５１〜６０の一具体回路例を示す。第２表は第４図の
それぞれの信号ＹｌＯ−Ｙｌ，ｂｌＯ−Ｂｌ，ｂ′１０
−ｂ′１の関係を式の形で表現したものである。

第５図に本発明の他の実施例を示す。

第２図との違いは、第２図における第２のシフトレジス
タ１０８をシフト回路１１２と減算回路１１３で置き換
えた点であり、シフト回路１１２が８ビツト右へシフト
するものとすると、減算回路１１３の出力は、切換スイ
ツチ１０７の出力が（１−ー）倍されて出力される。第
５図でシフト回路１１２の出力を０とすると、シフト回
路１１２と減算回路１１３は単に１段のシフトレジスタ
となるために減衰演算を採用したり、除外したりするこ
とが容易にできる。第６図は第５図の構成で第２表の演
算を実行した時のタイミング図である。

ここでは減算回路１１３の入出力で減衰演算が行なわれ
ている以外は第３図と同じである。なお第５図でラツチ
回路１１０を減算回路１１３の出力端につなぎ、期間Ｔ
２でｂ１（１−１）をラツチ回路１１０に入力する構成
でもかまわない。以上、本発明によれば、回路構造が非
常に簡略化されるとともに、減衰項も容易に導入するこ
とができるデイジタルフイルタを実現しうるものである
。

【図面の簡単な説明】

第１図は合成デイジタルフイルタのモデル図、第２図は
本発明の一実施例を示すプロツク図、第３図はその動作
を説明するタイミング図、第４図Ａ，ｂは減衰項を導入
した合成デイジタルフイルタのモデル図、第５図は減衰
項を導入した時の本発明の実施例を示すプロツク図、第
６図はその動作を説明するタイミング図である。 ９０・・・・・・ｋスタツク、１０１・・・・・・１段
遅延付回路、１０２・・・・・・乗算回路、１０３・・
・・・・第１のシフトレジスタ、１０４・・・・・・第
１の間欠勤作シフトレジスタ、１０５，１０７，１１１
・・・・・・切換スイツチ、１０６・・・・・・加減算
回路、１０８・・・・・・第２のシフトレジスタ、１０
９・・・・・・第２の間欠勤作シフトレジスタ、１１０
・・・・・・ラツチ回路、１１２・・・・・・シフト回
路、１１３・・・・・・減算回路。

Claims (1)

1. 【特許請求の範囲】 １ ディジタル励振信号と、フィルタ係数を表わす複数
   のディジタル値とに応答するディジタルフィルタであつ
   て、（ａ）第１および第２の入力端子を有する乗算回路
   と、（ｂ）前記乗算回路の出力側に接続された第１の遅
   延回路手段と、（ｃ）前記第１の遅延回路手段の出力側
   に接続された第１の間欠動作遅延手段と、（ｄ）前記第
   １の遅延回路手段の出力と前記第１の間欠動作遅延回路
   手段の出力とを選択的に出力する第１のスイッチ手段と
   、（ｅ）前記第１のスイッチ手段の出力側に第１の入力
   側が接続された加減算回路と、（ｆ）第２の遅延回路手
   段と、 （ｇ）前記第２の遅延回路手段の出力側に接続された第
   ２の間欠動作遅延手段と、（ｈ）前記第２の間欠動作遅
   延手段から出力されるデータを一時的に記憶するラッチ
   記憶手段と、（ｉ）前記加減算回路の出力と前記第２の
   間欠動作遅延回路手段の出力とを選択的に前記加減算回
   路の第２の入力端子に供給する第２のスイッチ手段と、
   （ｊ）前記加減算回路の出力と前記第２の間欠動作遅延
   回路手段の出力とを選択的に前記第２の遅延回路手段に
   供給する第３のスイッチ手段と、（ｋ）前記乗算回路の
   第１の入力端子に出力端が接続された１段遅延付回路手
   段と、（ｌ）前記１段遅延付回路手段に結合されフィル
   タ係数を表わす前記ディジタル値を記憶するメモリを具
   備し、かつ前記第２の遅延回路手段の出力信号を前記乗
   算回路の第２の入力端子に供給するように構成してなる
   ことを特徴とするデイジタルフイルタ。