JPS5928298A - 半導体記憶装置用試験評価装置 - Google Patents
半導体記憶装置用試験評価装置Info
- Publication number
- JPS5928298A JPS5928298A JP57136036A JP13603682A JPS5928298A JP S5928298 A JPS5928298 A JP S5928298A JP 57136036 A JP57136036 A JP 57136036A JP 13603682 A JP13603682 A JP 13603682A JP S5928298 A JPS5928298 A JP S5928298A
- Authority
- JP
- Japan
- Prior art keywords
- fail
- row
- test
- address
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 86
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 230000015654 memory Effects 0.000 claims abstract description 63
- 230000002950 deficient Effects 0.000 claims abstract description 21
- 238000011156 evaluation Methods 0.000 claims abstract description 21
- 238000012546 transfer Methods 0.000 claims abstract description 15
- 238000012545 processing Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 abstract 2
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体試験装置の試験および評価等を行かう
だめの半導体記憶装置用試験評価装置に関する。
だめの半導体記憶装置用試験評価装置に関する。
この種の従来の試験評価装置は第１図に示すように構成
されている。すなわち、試験装置１０から供試半導体記
憶装置１（以下供試メモリと言う）の記憶セルを順次指
定するためのアドレス信号を発生させて供試メモリに加
え、指定されたセルに対して書き込みおよび読み出しを
行々ってセルの試験を行なう。この試験装置１０は、供
試メモリ１のメモリセルアレイの行アドレスＲ８−Ｒｍ
それぞれにおける不良セル数を計数する行フェイルカウ
ンタ１１ｏ〜１１ｍおよび列アドレスＣ３−Ｃｎそれぞ
れに゛おける不良セル数を計数する列フェイルカウンタ
１２ｏ〜１２ｎを有している。前記試験の実行中に不良
セルを検出したときには、この不良セルの行アドレスＲ
ｉおよび列アドレスＣ１に各対応する行フェイルカウン
タ１１１および列フェイルカウンタ１２Ｉの内容をそれ
ぞれインクリメントしてフェイル情報を蓄積するように
なっている。そして、前記試験の実行後に前記行フェイ
ルカウンタ１１゜〜１１ｍおよび列フェイルカウンタ１
２ｏ〜１２ｎの内容を外部装置（たとえば中央処理装置
：ＣＰＵ ） １３に転送し、ここで供試メモリ１の評
価および救済処理等を行なうのである。
されている。すなわち、試験装置１０から供試半導体記
憶装置１（以下供試メモリと言う）の記憶セルを順次指
定するためのアドレス信号を発生させて供試メモリに加
え、指定されたセルに対して書き込みおよび読み出しを
行々ってセルの試験を行なう。この試験装置１０は、供
試メモリ１のメモリセルアレイの行アドレスＲ８−Ｒｍ
それぞれにおける不良セル数を計数する行フェイルカウ
ンタ１１ｏ〜１１ｍおよび列アドレスＣ３−Ｃｎそれぞ
れに゛おける不良セル数を計数する列フェイルカウンタ
１２ｏ〜１２ｎを有している。前記試験の実行中に不良
セルを検出したときには、この不良セルの行アドレスＲ
ｉおよび列アドレスＣ１に各対応する行フェイルカウン
タ１１１および列フェイルカウンタ１２Ｉの内容をそれ
ぞれインクリメントしてフェイル情報を蓄積するように
なっている。そして、前記試験の実行後に前記行フェイ
ルカウンタ１１゜〜１１ｍおよび列フェイルカウンタ１
２ｏ〜１２ｎの内容を外部装置（たとえば中央処理装置
：ＣＰＵ ） １３に転送し、ここで供試メモリ１の評
価および救済処理等を行なうのである。
上述した試験評価装置においては、供試メモリ１の動作
速度と同一かそれ以上の動作速度金有する、つまシ実動
作で動作可能な高速の行フェイルカウンタ１１ｏ〜１１
ｍおよび列フェイルカウンタ１２ｏ〜１２ｎｆ試験装置
１０内に持たせる必要があり、このような高速のカウン
タの制御系は構成が複雑である。また、試験装置１０の
動作中は、これとは独立に外部装置１３から７エイルカ
ウンタをアクセス（書き込み、読み出し）した９制御（
たとえば初期化等）を行なうことができ々いので、外部
装置１３における評価および故障救済処理等の実行が時
間的に制約される。
速度と同一かそれ以上の動作速度金有する、つまシ実動
作で動作可能な高速の行フェイルカウンタ１１ｏ〜１１
ｍおよび列フェイルカウンタ１２ｏ〜１２ｎｆ試験装置
１０内に持たせる必要があり、このような高速のカウン
タの制御系は構成が複雑である。また、試験装置１０の
動作中は、これとは独立に外部装置１３から７エイルカ
ウンタをアクセス（書き込み、読み出し）した９制御（
たとえば初期化等）を行なうことができ々いので、外部
装置１３における評価および故障救済処理等の実行が時
間的に制約される。
本発明は上記の事情に鑑みて表されたもので、試験装置
における制御系を簡易化でき、外部装置による評価およ
び救済処理の実行に対する時間的制約を緩和でき、試験
および評価、・救済処理を短時間で行ない得る半導体記
憶装置用試験評価装置を提供するものである。
における制御系を簡易化でき、外部装置による評価およ
び救済処理の実行に対する時間的制約を緩和でき、試験
および評価、・救済処理を短時間で行ない得る半導体記
憶装置用試験評価装置を提供するものである。
すなわち、本発明の半導体記憶装置用試験評価装置は、
試験装置による供試半導体記憶装置に対する試験の実行
中に不良記憶セルの検出毎にフェイルカウンタをインク
リメントし、このフェイルカウンタによ９行フェイルア
ドレスメモリおよび列フェイルアドレスメモリのアドレ
スを指定して上記不良記憶セルに対応する行フェイルア
ドレス信号および列フェイルアドレス信号を記憶させ、
試験の実行後に上記行フェイ５− ルアドレスメモリおよび列フェイルアドレスメモリの内
容を含むフェイル情報を転送パスラインに送り出し、こ
の転送パスライン上を転送中の行フェイルアドレス信号
および列フェイルアドレス信号によ多行フェイルカウン
タ群および列フェイルカウンタ群の内の前記半導体記憶
装置の行アドレスおよび列アドレスに対応するカウンタ
を選択してその内容をインクリメントさせ、外部装置に
よって上記行フェイルカウンタ群および列フェイルカウ
ンタ群の内容を読み出し、この読み出しデータおよび前
記転送パスラインを通じて転送されてきたフェイル情報
に基いて前記半導体記憶装置の評価および救済処理制御
を行なうと共に前記行フェイルカウンタおよび列フェイ
ルカウンタの内容を変更させるようにしたものである。
試験装置による供試半導体記憶装置に対する試験の実行
中に不良記憶セルの検出毎にフェイルカウンタをインク
リメントし、このフェイルカウンタによ９行フェイルア
ドレスメモリおよび列フェイルアドレスメモリのアドレ
スを指定して上記不良記憶セルに対応する行フェイルア
ドレス信号および列フェイルアドレス信号を記憶させ、
試験の実行後に上記行フェイ５− ルアドレスメモリおよび列フェイルアドレスメモリの内
容を含むフェイル情報を転送パスラインに送り出し、こ
の転送パスライン上を転送中の行フェイルアドレス信号
および列フェイルアドレス信号によ多行フェイルカウン
タ群および列フェイルカウンタ群の内の前記半導体記憶
装置の行アドレスおよび列アドレスに対応するカウンタ
を選択してその内容をインクリメントさせ、外部装置に
よって上記行フェイルカウンタ群および列フェイルカウ
ンタ群の内容を読み出し、この読み出しデータおよび前
記転送パスラインを通じて転送されてきたフェイル情報
に基いて前記半導体記憶装置の評価および救済処理制御
を行なうと共に前記行フェイルカウンタおよび列フェイ
ルカウンタの内容を変更させるようにしたものである。
したがって、試験装置とは独立に行フェイルカウンタ、
列フェイルカウンタを制御することが可能であり、試験
装置および外部装置で行表う仕事の分散が可能となシ、
試験および評価・６− 救済処理ｒ−ｂ時間で行ガうことが可能になる。
列フェイルカウンタを制御することが可能であり、試験
装置および外部装置で行表う仕事の分散が可能となシ、
試験および評価・６− 救済処理ｒ−ｂ時間で行ガうことが可能になる。
また、試験装置において、フェイルカウンタによ多行フ
ェイルアドレスメモリおよび列フェイルアドレスメモリ
のアドレス制御を行なって不良アドレスの行アドレス信
号ＡＲＩおよび列アドレス信号ＡＣ，ヲ記憶するので、
その制御系は簡単に実現可能である。
ェイルアドレスメモリおよび列フェイルアドレスメモリ
のアドレス制御を行なって不良アドレスの行アドレス信
号ＡＲＩおよび列アドレス信号ＡＣ，ヲ記憶するので、
その制御系は簡単に実現可能である。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、１は供試メモリ、２０はこのメモリ１
の記憶セルを順次指定するためのアドレス信号を発生し
てメモリ１に加え、これによって指定されたセルに対し
て書き込み動作および読み出し動作を行なわせてセルの
試験を行なう試験装置である。この試験装置２０は、試
験の実行中に不良セルを検出したときにフェイル情報を
蓄積するために、不良セル検出毎にインクリメントされ
て不良セル発生回数を計数するフェイルカウンタ２１と
、不良セルの行アドレスＲｉに対応する行アドレス信号
ＡＲｉおよび列アドレスＣｉに対応する列アドレス信号
Ａｃｌを各対応して格納し、前記フェイルカウンタ２１
の内容によってアドレスが制御される行フェイルアドレ
スメモリ２２および列フェイルアドレスメモリ２３とを
有している。そして、試験装置２０は、試験の実行後に
前記フェイル情報（前記フェイルカウンタ２１、行フェ
イルアドレスメモリ２２、列フェイルアドレスメモリ２
３の各内容）を転送パスライン２４を通じて外部装置２
５に転送するものである。上記試験装置２０の外部にお
いて、上記パスライン２４上の行フェイルアドレスメモ
リ２２の内容（行アドレス信号ＡＲ１）および列フェイ
ルアドレスメモリ２３の内容（列アドレス信号Ａｃ１）
によシ各対応してアドレス指定されると共にインクリメ
ントされる行フェイルカウンタ２６ｏ〜２６ｍおよび列
フェイルカウンタ２７８〜２７ｎが設けられている。こ
こで、行フェイルカウンタ２６゜〜２６ｍおよび列フェ
イルカウンタ２７゜〜２７ｎの各アドレスは、前記供試
メモリ１におけるメモリセルアレイの行アドレスＲ８〜
Ｒｍ ％列アドレスＣ８〜Ｃｒｌに各対応している。そ
して、行フェイルカウンタ２６ｏ〜２６ｍおよび列フェ
イルカウンタ２７８〜２７ｎは、各対応して制御・デー
タバス２８．２９を通じて外部装置２５に接続されてい
る。
の記憶セルを順次指定するためのアドレス信号を発生し
てメモリ１に加え、これによって指定されたセルに対し
て書き込み動作および読み出し動作を行なわせてセルの
試験を行なう試験装置である。この試験装置２０は、試
験の実行中に不良セルを検出したときにフェイル情報を
蓄積するために、不良セル検出毎にインクリメントされ
て不良セル発生回数を計数するフェイルカウンタ２１と
、不良セルの行アドレスＲｉに対応する行アドレス信号
ＡＲｉおよび列アドレスＣｉに対応する列アドレス信号
Ａｃｌを各対応して格納し、前記フェイルカウンタ２１
の内容によってアドレスが制御される行フェイルアドレ
スメモリ２２および列フェイルアドレスメモリ２３とを
有している。そして、試験装置２０は、試験の実行後に
前記フェイル情報（前記フェイルカウンタ２１、行フェ
イルアドレスメモリ２２、列フェイルアドレスメモリ２
３の各内容）を転送パスライン２４を通じて外部装置２
５に転送するものである。上記試験装置２０の外部にお
いて、上記パスライン２４上の行フェイルアドレスメモ
リ２２の内容（行アドレス信号ＡＲ１）および列フェイ
ルアドレスメモリ２３の内容（列アドレス信号Ａｃ１）
によシ各対応してアドレス指定されると共にインクリメ
ントされる行フェイルカウンタ２６ｏ〜２６ｍおよび列
フェイルカウンタ２７８〜２７ｎが設けられている。こ
こで、行フェイルカウンタ２６゜〜２６ｍおよび列フェ
イルカウンタ２７゜〜２７ｎの各アドレスは、前記供試
メモリ１におけるメモリセルアレイの行アドレスＲ８〜
Ｒｍ ％列アドレスＣ８〜Ｃｒｌに各対応している。そ
して、行フェイルカウンタ２６ｏ〜２６ｍおよび列フェ
イルカウンタ２７８〜２７ｎは、各対応して制御・デー
タバス２８．２９を通じて外部装置２５に接続されてい
る。
外部装置２５は、前記試験装置２θから転送されるフェ
イル情報に基いて供試メモリ１の試験結果を評価し、不
良セルの救済処理（たとえば供試メモリ１内に設けられ
ている冗長メモリセルを不良セルの代わシに用いるよう
に供試メモリ１に対して行なう）の制御等を行なうもの
である。また、外部装置２５は、上記評価・救済処理制
御の実行中に前記行フェイルカウンタ２６゜〜２６ｍお
よび列フェイルカウンタ２７ｏ〜２７ｎの内容を読み出
して参照し、救済処理後その内容を変更させるために書
き込むものである。
イル情報に基いて供試メモリ１の試験結果を評価し、不
良セルの救済処理（たとえば供試メモリ１内に設けられ
ている冗長メモリセルを不良セルの代わシに用いるよう
に供試メモリ１に対して行なう）の制御等を行なうもの
である。また、外部装置２５は、上記評価・救済処理制
御の実行中に前記行フェイルカウンタ２６゜〜２６ｍお
よび列フェイルカウンタ２７ｏ〜２７ｎの内容を読み出
して参照し、救済処理後その内容を変更させるために書
き込むものである。
次に、上記構成における動作全説明する。試験装置２０
は、供試メモリ１の試験の実行中に９− 不良セルを検出すると、フェイルカウンタ２１をインク
リメントし、不良セルのアドレス（不良アドレス）に対
応する行フェイルアドレス信号ＡＲ１および列フェイル
アドレス信号Ａｃｔを行フヱイルアドレスメモリ２２お
よび列フェイルアドレスメモリ２３に格納することによ
ってフェイル情報を蓄積しておく。そして、試験装置２
０は、上記試験の実行後に上記フェイル情報を転送パス
ライン２４を通じて外部装置２５に転送する。この際、
パスライン２４上のフェイル情報中に含まれる行７エイ
ルアドレスメモリ２２の内容（行フェイルアドレス信号
Ａ□）によ９行７エイルカウンタ２６ｏ〜２６ｍのアド
レスが指定され、この指定アドレスの行フェイルカウン
タ２６ｉの内容がインクリメントされる。
は、供試メモリ１の試験の実行中に９− 不良セルを検出すると、フェイルカウンタ２１をインク
リメントし、不良セルのアドレス（不良アドレス）に対
応する行フェイルアドレス信号ＡＲ１および列フェイル
アドレス信号Ａｃｔを行フヱイルアドレスメモリ２２お
よび列フェイルアドレスメモリ２３に格納することによ
ってフェイル情報を蓄積しておく。そして、試験装置２
０は、上記試験の実行後に上記フェイル情報を転送パス
ライン２４を通じて外部装置２５に転送する。この際、
パスライン２４上のフェイル情報中に含まれる行７エイ
ルアドレスメモリ２２の内容（行フェイルアドレス信号
Ａ□）によ９行７エイルカウンタ２６ｏ〜２６ｍのアド
レスが指定され、この指定アドレスの行フェイルカウン
タ２６ｉの内容がインクリメントされる。
同様に、前記フェイル情報中に含オれる列フェイルアド
レスメモリ２３の内容（列フェイルアドレス信号Ａｃｔ
）によシ列フェイルカウンタ２７ｏ〜２７ｎのアドレス
が指定され、この指定アドレスの列フェイルカウンタ２
７１の内容がイ１０− ンクリメントされる。
レスメモリ２３の内容（列フェイルアドレス信号Ａｃｔ
）によシ列フェイルカウンタ２７ｏ〜２７ｎのアドレス
が指定され、この指定アドレスの列フェイルカウンタ２
７１の内容がイ１０− ンクリメントされる。
外部装置２５は、試験装置２θから転送されたフェイル
情報に基いて供試メモリ１の評価および救済処理制御を
行なう。この際、上記制御動作中に行フェイルカウンタ
２６ｏ〜２６ｍおよび列フェイルカウンタ２八〜２７ｎ
の内容を参照する。そして、救済処理後に上記カウンタ
２６ｏ〜２６ｍ、２７８〜２７ｎの内容を変更（たとえ
ば初期化）する。
情報に基いて供試メモリ１の評価および救済処理制御を
行なう。この際、上記制御動作中に行フェイルカウンタ
２６ｏ〜２６ｍおよび列フェイルカウンタ２八〜２７ｎ
の内容を参照する。そして、救済処理後に上記カウンタ
２６ｏ〜２６ｍ、２７８〜２７ｎの内容を変更（たとえ
ば初期化）する。
すなわち、上記試験評価装置によれば、試験装置２０外
にフェイル情報蓄積用の行フェイルカウンタ２６ｏ〜２
６ｍ１列フェイルカウンタ２７ｏ〜２７ｎを設けて試験
装置２０とは独立に制御することが可能になっている。
にフェイル情報蓄積用の行フェイルカウンタ２６ｏ〜２
６ｍ１列フェイルカウンタ２７ｏ〜２７ｎを設けて試験
装置２０とは独立に制御することが可能になっている。
したがって、試験装置２０はフェイル情報を外部装置２
５からアクセスされることがなく、試験装置２０がある
試験により得られたフェイル情報を転送した後は次の試
験に移ることができる。そして、次の試験を実行してい
るときに、外部装置２５が上記カウンタ２６ｏ〜２６ｍ
、 ２７８〜２７ｎをアクセス（読み出し、書き込み）
することが可能とカリ、外部装置２５の動作の効率が良
くなる。このように、試験装置２０および外部装置２５
で行なう仕事を分散することによって、短時間で試験を
打力うことができると共に評価および救済処理を短時間
で行なうことができる。
５からアクセスされることがなく、試験装置２０がある
試験により得られたフェイル情報を転送した後は次の試
験に移ることができる。そして、次の試験を実行してい
るときに、外部装置２５が上記カウンタ２６ｏ〜２６ｍ
、 ２７８〜２７ｎをアクセス（読み出し、書き込み）
することが可能とカリ、外部装置２５の動作の効率が良
くなる。このように、試験装置２０および外部装置２５
で行なう仕事を分散することによって、短時間で試験を
打力うことができると共に評価および救済処理を短時間
で行なうことができる。
また、試験装置２０は、不良アドレスの行アドレス信号
ＡＲｉおよび列アドレス信号Ａｃｔをフェイルカウンタ
２１の内容によシアドレスが制御されるアドレスメモリ
２２．２３に格納するもので、このようなフェイル情報
蓄積制御は従来例におけるような行アドレスＲ１、列ア
ドレスＣｉに対応するフェイルカウンタをインクリメン
トする制御に比べて簡単である。
ＡＲｉおよび列アドレス信号Ａｃｔをフェイルカウンタ
２１の内容によシアドレスが制御されるアドレスメモリ
２２．２３に格納するもので、このようなフェイル情報
蓄積制御は従来例におけるような行アドレスＲ１、列ア
ドレスＣｉに対応するフェイルカウンタをインクリメン
トする制御に比べて簡単である。
また、前記行フェイルカウンタ２６ｏ〜２６ｍ１列フェ
イルカウンタ２７ｏ〜２７ｎの動作速度はフェイル情報
転送速度以下で良い。
イルカウンタ２７ｏ〜２７ｎの動作速度はフェイル情報
転送速度以下で良い。
したがって、上述したようにフェイル情報蓄積制御が簡
単であシ、カウンタ２６ｏ〜２６ｍ１２７８〜２７ｎの
動作速度が遅くて良いことから、試験評価装置の実゛現
が容易になる。
単であシ、カウンタ２６ｏ〜２６ｍ１２７８〜２７ｎの
動作速度が遅くて良いことから、試験評価装置の実゛現
が容易になる。
なお、行フェイルカウンタ２６６〜２６ｍ１列フェイル
カウンタ２７ｏ〜２７ｎの選択は行フェイルアドレス信
号ＡＲ１、列フェイルアドレス信号Ａｃｉによ９行なわ
れるから、上記カウンタ２６ｏ〜２６ｍ、２７ｏ〜２７
ｎとして第３図に示すように通常のメモリ３０を使用し
てもよい。
カウンタ２７ｏ〜２７ｎの選択は行フェイルアドレス信
号ＡＲ１、列フェイルアドレス信号Ａｃｉによ９行なわ
れるから、上記カウンタ２６ｏ〜２６ｍ、２７ｏ〜２７
ｎとして第３図に示すように通常のメモリ３０を使用し
てもよい。
この場合には、前記アドレス信号Ａ□＋Ａｃｉによシ上
記メモリ３０のアドレス指定を行ない、前記外部装置２
５が転送パスライン２４からアドレス信号ＡＲｉ、Ａｃ
ｌヲ受は取る毎にインクリメント回路３１によシ上記メ
モリ３０の内容をインクリメントさせ、またメモリ３０
の内容を変更（たとえば初期化）する場合には外部装置
２５から初期化データをメモリ３０に供給すればよい。
記メモリ３０のアドレス指定を行ない、前記外部装置２
５が転送パスライン２４からアドレス信号ＡＲｉ、Ａｃ
ｌヲ受は取る毎にインクリメント回路３１によシ上記メ
モリ３０の内容をインクリメントさせ、またメモリ３０
の内容を変更（たとえば初期化）する場合には外部装置
２５から初期化データをメモリ３０に供給すればよい。
また、前記行フェイルカウンタ２６ｏ〜２６ｍ１列フェ
イルカウンタ２７ｏ〜２７ｎｆ外部装置２５のＣＰＵア
ドレッシングの制御下に入れることによシ、上記フェイ
ルカウンタを外部装置２５に１３− おけるメモリの一部として使用することも可能である。
イルカウンタ２７ｏ〜２７ｎｆ外部装置２５のＣＰＵア
ドレッシングの制御下に入れることによシ、上記フェイ
ルカウンタを外部装置２５に１３− おけるメモリの一部として使用することも可能である。
上述したように本発明の半導体記憶装置用試験評価装置
によれば、試験装置における制御系を簡易化でき、外部
装置による評価および救済処理の実行に対する時間的制
約を緩和でき、試験および評価・救済処理を短時間で行
なうことができる。
によれば、試験装置における制御系を簡易化でき、外部
装置による評価および救済処理の実行に対する時間的制
約を緩和でき、試験および評価・救済処理を短時間で行
なうことができる。
第１図は従来の半導体記憶装置用試験評価装置を示す構
成説明図、第２図は本発明に係る半導体記憶装置用試験
評価装置の一実施例を示す構成説明図、第３図は第２図
の行フェイルカウンタおよび列フェイルカウンタの一例
を示す構成説明図である。 １・・・供試半導体記憶装置、２０・・・試験装置、２
１・・・フェイルカウンタ、２２・・・行フェイルアド
レスメモリ、２３・・・列フェイルアドレスメモリ、２
４・・・転送パスライン、２５・・・外部装置、１４− ２６８〜２６ｍ・・・行フェイルカウンタ、２７ｏ〜２
７ｎ・・・列フェイルカウンタ、３ｏ・・・メモリ、３
１・・・インクリメント回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
成説明図、第２図は本発明に係る半導体記憶装置用試験
評価装置の一実施例を示す構成説明図、第３図は第２図
の行フェイルカウンタおよび列フェイルカウンタの一例
を示す構成説明図である。 １・・・供試半導体記憶装置、２０・・・試験装置、２
１・・・フェイルカウンタ、２２・・・行フェイルアド
レスメモリ、２３・・・列フェイルアドレスメモリ、２
４・・・転送パスライン、２５・・・外部装置、１４− ２６８〜２６ｍ・・・行フェイルカウンタ、２７ｏ〜２
７ｎ・・・列フェイルカウンタ、３ｏ・・・メモリ、３
１・・・インクリメント回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図
Claims (2)
- （１）供試半導体記憶装置の記憶セルを順次指定するた
めの行アドレス信号および列アドレス信号を出力し、指
定された記憶セルに対する試験を行なって良否を判定す
る試験装置と、この試験装置における試験の実行中に前
記判定によって不良記憶セルを検出する毎にインクリメ
ントされるフェイルカウンタ力らびにこのフェイルカウ
ンタによシアドレス指定が行なわれ、不良記憶セルに対
応する行フェイルアドレス信号および列フェイルアドレ
ス信号を記憶する行フェイルアドレスメモリおよび列フ
ェイルアドレスメモリと、前記試験装置による試験の実
行後に前記行フェイルアドレスメモリおよび列フェイル
アドレスメモリの内容を含むフェイル情報を転送パスラ
インに送シ出す手段と、前記供試半導体記憶装置の行ア
ドレスおよび列アドレスにそれぞれ対応して設けられ、
前記転送パスライン上を転送中の前記行フェイルアドレ
ス信号および列フェイルアドレス信号により選択されて
それぞれの内容がインクリメントされる行フェイルカウ
ンタおよび列フェイルカウンタと、この行フェイルカウ
ンタおよび列フェイルカウンタの内容を読み出し、この
読み出しデータおよび前記転送パスラインを通じて転送
されてきたフェイル情報に基いて前記供試半導体記憶装
置の評価および救済処理制御を行ない、前記行フェイル
カウンタおよび列フェイルカウンタの内容を変更させる
外部装置とを具備することを特徴とする半導体記憶装置
用試験評価装置。 - （２） 前記行フェイルカウンタおよび列フェイルカ
ウンタは、前記行フェイルアドレス信号および列７エイ
ルアドレス信号によシアドレス指定されるメモリと、こ
のメモリのアドレス指定毎に指定アドレスのメモリ内容
をインクリメントするインクリメント回路とから成るこ
とを特徴とする半導体記憶装置用試験評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136036A JPS5928298A (ja) | 1982-08-04 | 1982-08-04 | 半導体記憶装置用試験評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136036A JPS5928298A (ja) | 1982-08-04 | 1982-08-04 | 半導体記憶装置用試験評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928298A true JPS5928298A (ja) | 1984-02-14 |
Family
ID=15165676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57136036A Pending JPS5928298A (ja) | 1982-08-04 | 1982-08-04 | 半導体記憶装置用試験評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928298A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241036A (ja) * | 1988-07-31 | 1990-02-09 | Kenwood Corp | 無線機 |
| JPH02209025A (ja) * | 1989-02-09 | 1990-08-20 | Toshiba Corp | 無線通信装置 |
-
1982
- 1982-08-04 JP JP57136036A patent/JPS5928298A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241036A (ja) * | 1988-07-31 | 1990-02-09 | Kenwood Corp | 無線機 |
| JPH02209025A (ja) * | 1989-02-09 | 1990-08-20 | Toshiba Corp | 無線通信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4367525A (en) | CPU Channel monitoring system | |
| EP0096781B1 (en) | System for updating error map of fault tolerant memory | |
| US4891810A (en) | Reconfigurable computing device | |
| US5216672A (en) | Parallel diagnostic mode for testing computer memory | |
| JPH04132095A (ja) | 冗長回路付メモリｉｃの試験装置 | |
| EP1756716A2 (en) | Masking within a data processing system having applicability for a development interface | |
| CN103871479A (zh) | 嵌入式存储器测试系统 | |
| US10176131B1 (en) | Controlling exclusive access using supplemental transaction identifiers | |
| CN103902419B (zh) | 一种缓存测试方法及装置 | |
| KR940001146B1 (ko) | 정보 처리 장치의 비교 체크 기능 검사를 위한 시스템 | |
| CN110737618B (zh) | 内嵌处理器进行快速数据通信的方法、装置及存储介质 | |
| KR100750416B1 (ko) | 메모리 어레이 테스트 방법 및 메모리 기반 디바이스 | |
| JPS5928298A (ja) | 半導体記憶装置用試験評価装置 | |
| CN103871478B (zh) | 嵌入式存储器测试系统 | |
| EP0096030A4 (en) | HIGH SPEED LOCATION DEVICE FOR DEFECTS IN EXTENDED MEMORIES. | |
| JP2765659B2 (ja) | データ処理装置の自己テスト方式 | |
| JPS6234261A (ja) | メモリのアクセス状況監視装置 | |
| JPS6321999B2 (ja) | ||
| JPS585681A (ja) | 半導体メモリ試験装置 | |
| JP2635637B2 (ja) | システム内メモリの試験装置 | |
| WO2012025997A1 (ja) | プロセッサ間通信測定システム | |
| JPS59158450A (ja) | プログラムテスト装置 | |
| JPS5917039Y2 (ja) | Ｒｏｍチエツカ− | |
| CN117909109A (zh) | 一种内存错误信息处理方法及计算设备 | |
| CN117319181A (zh) | 一种基于Linux的访问交换芯片的方法、装置及网络设备 |