JPS5927638U - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS5927638U JPS5927638U JP12303982U JP12303982U JPS5927638U JP S5927638 U JPS5927638 U JP S5927638U JP 12303982 U JP12303982 U JP 12303982U JP 12303982 U JP12303982 U JP 12303982U JP S5927638 U JPS5927638 U JP S5927638U
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- output
- flip
- frequency divider
- flop
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図は分周回路の従来例構成、第２図は本考案の一実
施例構成を示す回路図である。 図中、２および３はフリップ・フロップ、４はナンド・
バッファ、７は波形整形用バッファ、８はプル・アップ
抵抗を表わす。
施例構成を示す回路図である。 図中、２および３はフリップ・フロップ、４はナンド・
バッファ、７は波形整形用バッファ、８はプル・アップ
抵抗を表わす。
Claims (1)
- 発振回路の出力を分周するフリップ・フロップをそなえ
、該フリップ・フロップの出力をナンド・バッファを介
して出力する分周回路において、上記発振回路の出力波
形を整形して上記フリップ・フロップに整形されたクロ
ック信号を入力する波形整形用バッファをもうけると共
に、上記ナンバ・バッファに外付けして該ナンド・バッ
ファの出力端子と電源との間にプルアップ抵抗をもうけ
たことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12303982U JPS5927638U (ja) | 1982-08-12 | 1982-08-12 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12303982U JPS5927638U (ja) | 1982-08-12 | 1982-08-12 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927638U true JPS5927638U (ja) | 1984-02-21 |
Family
ID=30281009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12303982U Pending JPS5927638U (ja) | 1982-08-12 | 1982-08-12 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927638U (ja) |
-
1982
- 1982-08-12 JP JP12303982U patent/JPS5927638U/ja active Pending
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