JPS5927275A - 秩序だつた書き込みが行なわれる記憶回路 - Google Patents
秩序だつた書き込みが行なわれる記憶回路Info
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- JPS5927275A JPS5927275A JP58122485A JP12248583A JPS5927275A JP S5927275 A JPS5927275 A JP S5927275A JP 58122485 A JP58122485 A JP 58122485A JP 12248583 A JP12248583 A JP 12248583A JP S5927275 A JPS5927275 A JP S5927275A
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- G01S7/06—Cathode-ray tube displays or other two dimensional or three-dimensional displays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は秩序だった書き込みが行なわれ、殊にレーダ画
像表示装置と協働づることを目的とした記憶回路であつ
Ｃ１この記憶回路が通常「主記憶回路」と呼ばれ、−組
のアドレスに従って配置されたデータ語を蓄わえるよう
に設置ノられた記憶装置と、出力端子がこの主記憶装置
に接続され、入力アドレスがある時この主記憶装置に蓄
わえることを意図づる人力ｎ？ｉを受は取るための少／
、ｆくとも１ｇの入力端子を有りる入力回路どを工４え
た秩序だった円き込みが行なわれる記憶回路に関するも
のである。
像表示装置と協働づることを目的とした記憶回路であつ
Ｃ１この記憶回路が通常「主記憶回路」と呼ばれ、−組
のアドレスに従って配置されたデータ語を蓄わえるよう
に設置ノられた記憶装置と、出力端子がこの主記憶装置
に接続され、入力アドレスがある時この主記憶装置に蓄
わえることを意図づる人力ｎ？ｉを受は取るための少／
、ｆくとも１ｇの入力端子を有りる入力回路どを工４え
た秩序だった円き込みが行なわれる記憶回路に関するも
のである。
レーダ画像表示装置と紺み合わ１．！で使用されるこの
種類の記憶回路は輝度がレーダ走査に依存しない画像を
提供Ｃ゛きる。実際にはレーダ１−１−の振幅を表わす
データ語が主記憶装置に肉き込まれ、各語のアドレスが
レーダ画像上でのニー」−の位置に対応づる。占き込み
はレーダ走査により決まる低い速度０行なわれる。良好
な画像を得るためにテレビジョンで使用されるような陰
極線管が用いられる。それ故、ビデオ情報は陰極線管の
走査動作ににり課される速い速度で主記憶装置に書き込
まれるデータ語である。
種類の記憶回路は輝度がレーダ走査に依存しない画像を
提供Ｃ゛きる。実際にはレーダ１−１−の振幅を表わす
データ語が主記憶装置に肉き込まれ、各語のアドレスが
レーダ画像上でのニー」−の位置に対応づる。占き込み
はレーダ走査により決まる低い速度０行なわれる。良好
な画像を得るためにテレビジョンで使用されるような陰
極線管が用いられる。それ故、ビデオ情報は陰極線管の
走査動作ににり課される速い速度で主記憶装置に書き込
まれるデータ語である。
可成りしばしばレーダ走査の中心がずれる。この結果ず
れが抑えられる前に主起４１装同に蓄わえられたデータ
が観察者をあざむくことになる。而して観察者は実際の
状況に対応する画像だけを観寮する必要がある。この結
果、主記憶装置（こ蓄わえられているデータを更新する
必要がある。
れが抑えられる前に主起４１装同に蓄わえられたデータ
が観察者をあざむくことになる。而して観察者は実際の
状況に対応する画像だけを観寮する必要がある。この結
果、主記憶装置（こ蓄わえられているデータを更新する
必要がある。
この更新を（ｊなうことができる冒頭に記載しＩこタイ
プの記憶回路はノランス国特許第２，４５９，４８６号
明Ｉ！１ｌｉｌから既知である。而してこの従来技杯ｉ
の記憶回路は、一方では既に蓄わえられて（Ａる１」−
の振幅を表ね１曲の値を下げるよう（こ機能づる記憶装
置の出ツノ端子に接続されたリミタにより、他方ではこ
のリミタの出力端子にある詔の値と、記憶されそうな詔
の値とを比較するよう（こ設【ｌられている比較器によ
り形成される入力回路を具える。なお、究局的に記録さ
れる飴は最高の値を有する浦である。このようにして、
既に蓄わえられているエコーを表ね１語の値は時間と共
（こ下ｈ（るこれは漸進的な減光として表示スクリーン
＝ト（こ現われる。
プの記憶回路はノランス国特許第２，４５９，４８６号
明Ｉ！１ｌｉｌから既知である。而してこの従来技杯ｉ
の記憶回路は、一方では既に蓄わえられて（Ａる１」−
の振幅を表ね１曲の値を下げるよう（こ機能づる記憶装
置の出ツノ端子に接続されたリミタにより、他方ではこ
のリミタの出力端子にある詔の値と、記憶されそうな詔
の値とを比較するよう（こ設【ｌられている比較器によ
り形成される入力回路を具える。なお、究局的に記録さ
れる飴は最高の値を有する浦である。このようにして、
既に蓄わえられているエコーを表ね１語の値は時間と共
（こ下ｈ（るこれは漸進的な減光として表示スクリーン
＝ト（こ現われる。
しかし、この記憶回路はこのｉ選的な減光を１是供する
ために語が可成り多数の二進要素ｈ＼ら成ることを必要
とづるという欠点をｈりる。これは主記憶装置が大きな
容φを有Ｊる必要がｄうるということを意味覆る。
ために語が可成り多数の二進要素ｈ＼ら成ることを必要
とづるという欠点をｈりる。これは主記憶装置が大きな
容φを有Ｊる必要がｄうるということを意味覆る。
本発明の目的は小容量の記憶装置Ｃりまづことがで・き
る冒頭に記載したタイプの記憶回路を提供でるにある。
る冒頭に記載したタイプの記憶回路を提供でるにある。
本発明によれば、この目的を達成覆るため、秩序だった
古き込みが１１なわれる記憶回路において、同−組のア
ドレスにより表示される記憶位置を設け、これらの記憶
位置（こ、主記憶装置に−ｆデータ語書き込む旧同じ１
１−レスＣ第１のｎｆｉを内き込み、前記第の全てのア
ドレスにおいＣ所謂史駈信号σ）制御の下に第２の浦を
書き込むためσ月ｔ（ｉｆｆ込み回路を設４Ｊることと
、入力回路に制御要素を設Ｇ）、主記憶装置の出力側に
第２の浦に伴なわれＩこデータ語が読み出された時、主
記憶装置のこσ）フ′ドレスに無効化するデータ語が書
き込まれるＪ、う（こしたこととを特徴とす゛る。
古き込みが１１なわれる記憶回路において、同−組のア
ドレスにより表示される記憶位置を設け、これらの記憶
位置（こ、主記憶装置に−ｆデータ語書き込む旧同じ１
１−レスＣ第１のｎｆｉを内き込み、前記第の全てのア
ドレスにおいＣ所謂史駈信号σ）制御の下に第２の浦を
書き込むためσ月ｔ（ｉｆｆ込み回路を設４Ｊることと
、入力回路に制御要素を設Ｇ）、主記憶装置の出力側に
第２の浦に伴なわれＩこデータ語が読み出された時、主
記憶装置のこσ）フ′ドレスに無効化するデータ語が書
き込まれるＪ、う（こしたこととを特徴とす゛る。
前記第１と第２の■は唯一の二進要素（こより勾えれる
ようにすることができ、従って使用される記憶装置の容
量は非常に小さく ’ｃづむ。
ようにすることができ、従って使用される記憶装置の容
量は非常に小さく ’ｃづむ。
非限定的な例として下に図面につきなされる説明を読め
ば、本発明がどのようにしＣ具体化されるかを良く理解
づることがぐきよう。
ば、本発明がどのようにしＣ具体化されるかを良く理解
づることがぐきよう。
図面につき本発明の詳細な説明覆る。
第１図は本発明に係る回路配置（記憶回路）を示す。こ
の配置は所謂主記憶装置（メインメモリ）１を中心とす
る。この主記憶装置１に記録することを意図覆る入力デ
ータは並列な形態で端子５から入ってくる。他り使用者
が利用（きる出力データは端子７に現われる。これらの
入力γ−夕の各々には一つのアドレスが関係しでいる。
の配置は所謂主記憶装置（メインメモリ）１を中心とす
る。この主記憶装置１に記録することを意図覆る入力デ
ータは並列な形態で端子５から入ってくる。他り使用者
が利用（きる出力データは端子７に現われる。これらの
入力γ−夕の各々には一つのアドレスが関係しでいる。
記録づべき入力データは端子ε３から八つ（くる指示さ
れたアドレスに記録される。出力データを得るためには
アドレスを端子９に加えねばならない。主記憶装置１は
符号１０で示した、アドレス符号に対づる唯一つの入力
端子を右する。この主記憶装置の〕７ドレス入力端子１
０は切り換えス、イツチ１１を介してアドレ入力端子８
及び９に接続される。この主記憶装置１は読み出しｍｍ
ぎ込み制ｉｌｌ端子１２により読み出し位置又は出き込
み位置に調整りる。読み出し時には、データは主記憶装
置の出力端子１３から取り出される。書き込み時にはフ
５−夕は主起１８装置に入るために主記憶装置の入力端
子１；）に存ｒ１しなければならない。入力回路２０は
上記ＩＱ装置１に記録すべきデータを選択づる。この入
力回路の第１の入力端子を端子５に接続し、第２の入力
端子２４を主記憶装置１の出力端子１３に接続りる。こ
の人ツノ回路の出力端子は主起憶装＠１の入力端子１５
に接続づる。主記憶装置１４Ｊ非常に大きな一組のアド
レス（例えばＯから３２７６７迄）の一部をなすアドレ
スによりアドレスすることがひきる。
れたアドレスに記録される。出力データを得るためには
アドレスを端子９に加えねばならない。主記憶装置１は
符号１０で示した、アドレス符号に対づる唯一つの入力
端子を右する。この主記憶装置の〕７ドレス入力端子１
０は切り換えス、イツチ１１を介してアドレ入力端子８
及び９に接続される。この主記憶装置１は読み出しｍｍ
ぎ込み制ｉｌｌ端子１２により読み出し位置又は出き込
み位置に調整りる。読み出し時には、データは主記憶装
置の出力端子１３から取り出される。書き込み時にはフ
５−夕は主起１８装置に入るために主記憶装置の入力端
子１；）に存ｒ１しなければならない。入力回路２０は
上記ＩＱ装置１に記録すべきデータを選択づる。この入
力回路の第１の入力端子を端子５に接続し、第２の入力
端子２４を主記憶装置１の出力端子１３に接続りる。こ
の人ツノ回路の出力端子は主起憶装＠１の入力端子１５
に接続づる。主記憶装置１４Ｊ非常に大きな一組のアド
レス（例えばＯから３２７６７迄）の一部をなすアドレ
スによりアドレスすることがひきる。
本発明によれば、所謂主記憶装置（）７ツブデイテイン
グメモリ）４０に記憶位置を設りる。これらの記憶位置
は前述したのと同じ紺のｊ′ドレスにより指示される。
グメモリ）４０に記憶位置を設りる。これらの記憶位置
は前述したのと同じ紺のｊ′ドレスにより指示される。
この目的で、アドレス入力端子４１を主記憶装置１のア
ドレス入力端子１０に接続する。この更新記憶装置はデ
ータ入力端子”４２と書き込み−読み出し制御端子４３
とを有づる。これらの記憶位置に対して書き込み回路４
５も設け、記憶位置にデータ曲を主記憶装置１に出き込
むのと同じアドレスの第１の詔（例えば、二進数１−１
Ｊ ）を入れ、また端子４７から入っ−Ｃくる更新１
５号の制御の干に同じ組の全ての７ドレスにＪ３いて第
２の詔（この同じ例Ｃは二進数「０」）をそこに書き込
むために使用する。
ドレス入力端子１０に接続する。この更新記憶装置はデ
ータ入力端子”４２と書き込み−読み出し制御端子４３
とを有づる。これらの記憶位置に対して書き込み回路４
５も設け、記憶位置にデータ曲を主記憶装置１に出き込
むのと同じアドレスの第１の詔（例えば、二進数１−１
Ｊ ）を入れ、また端子４７から入っ−Ｃくる更新１
５号の制御の干に同じ組の全ての７ドレスにＪ３いて第
２の詔（この同じ例Ｃは二進数「０」）をそこに書き込
むために使用する。
入力回路２０は制御Ｉ要素５０を具え、主記憶装置の出
力端子において、ト記第２の詔（ｒｏ−１）に続くデー
タ詔を読み出り一時に、その位置に無効化するδａ１即
らワード「Ｏ・・・０」を記録りるようにηる。
力端子において、ト記第２の詔（ｒｏ−１）に続くデー
タ詔を読み出り一時に、その位置に無効化するδａ１即
らワード「Ｏ・・・０」を記録りるようにηる。
本発明に係る記憶回路がどのように動作づるのかを説明
づる航に注意づべきこと（３１本例では記憶装＠１及び
４０がモスｊ−ツク（ＭＯ３’ｒト（＜）社製のダイナ
ミックメモリ（Ｍ Ｋ ４０２７） ’ｒあることＣあ
る。端子９にあるｊ′ドレス符号が記憶装置１及び４０
の入力端子１０及び４１に加えられる時間に対応する読
み出し期間Ｒ（第２図参照）が決められる。
づる航に注意づべきこと（３１本例では記憶装＠１及び
４０がモスｊ−ツク（ＭＯ３’ｒト（＜）社製のダイナ
ミックメモリ（Ｍ Ｋ ４０２７） ’ｒあることＣあ
る。端子９にあるｊ′ドレス符号が記憶装置１及び４０
の入力端子１０及び４１に加えられる時間に対応する読
み出し期間Ｒ（第２図参照）が決められる。
各読み出し期間Ｒにおいで、記憶位置を定義する全ての
アドレス符号が順次に一つづつ端子９に存在する。期間
Ｒは読み出し期間ど云われ−Ｃいるが、後に明らかとな
るように、記憶装置１及び４ｏに内き込みを行なうこと
も等しく可能である。これらの期間Ｒどうしの間に期間
Ｒと同じ持続時間を右する期間Ｗを挿入し、端子８にあ
るノ′トレス符号を記憶装置１及び４０のアドレス入力
端（−＋０及び４１に加えることに対応させる。また端
子５にあるア゛−タを記録づる前に、既に主記憶装置′
１に蓄わえられているデータを読み出さねばならない。
アドレス符号が順次に一つづつ端子９に存在する。期間
Ｒは読み出し期間ど云われ−Ｃいるが、後に明らかとな
るように、記憶装置１及び４ｏに内き込みを行なうこと
も等しく可能である。これらの期間Ｒどうしの間に期間
Ｒと同じ持続時間を右する期間Ｗを挿入し、端子８にあ
るノ′トレス符号を記憶装置１及び４０のアドレス入力
端（−＋０及び４１に加えることに対応させる。また端
子５にあるア゛−タを記録づる前に、既に主記憶装置′
１に蓄わえられているデータを読み出さねばならない。
斯くして各期間Ｗ及び１（は読み出し期間［「」と肉き
込み期間１’ＷＪとに分割される。これらの期間は時間
軸発生器５５により定まり、この時間軸発生器５５は期
間［で及びＷを定めるためにＩＩ！Ｒ／Ｗに、また期間
ｒ及びＷを定めるために導線１”／’Ｗに異なる信号を
供給づ−る。切り換えスイッチ１１のスイッチング制御
端子は導線Ｗ／］くに接続し、主記憶装置１の読み出し
一害き込Ｊノ制御端了１２を導線１・／Ｗに接続する。
込み期間１’ＷＪとに分割される。これらの期間は時間
軸発生器５５により定まり、この時間軸発生器５５は期
間［で及びＷを定めるためにＩＩ！Ｒ／Ｗに、また期間
ｒ及びＷを定めるために導線１”／’Ｗに異なる信号を
供給づ−る。切り換えスイッチ１１のスイッチング制御
端子は導線Ｗ／］くに接続し、主記憶装置１の読み出し
一害き込Ｊノ制御端了１２を導線１・／Ｗに接続する。
書き込み回路４５の２個の入力端子も導線Ｒ、／ Ｗ及
び１・／Ｗに接続４る。用途分野としてレーダ装置を考
える時は、データは間欠的に端子５に到達する。従って
、各期間Ｗが全て新しいデータを出き込むために使用さ
れるのではない。これに対し期間１【の方は殆んど全て
使用者に種々の記録された情報を提供づるのに使用され
る。
び１・／Ｗに接続４る。用途分野としてレーダ装置を考
える時は、データは間欠的に端子５に到達する。従って
、各期間Ｗが全て新しいデータを出き込むために使用さ
れるのではない。これに対し期間１【の方は殆んど全て
使用者に種々の記録された情報を提供づるのに使用され
る。
これらのデータは主記憶装置１の出力端子１３とデータ
出力端子７との間に接続されているレジスタ５７を通る
。このレジスタ５１は導線Ｌ［−から入ってくる信号に
よりデータが期間Ｒにおいて出力端子に送られるように
制御される。注意づべきことは期間Ｒの一部期間Ｗにお
いて種々の５合を主記憶装置に用き込むことは伺等出力
４．．．４３に直接形Ｗ？ｌるものではない。
出力端子７との間に接続されているレジスタ５７を通る
。このレジスタ５１は導線Ｌ［−から入ってくる信号に
よりデータが期間Ｒにおいて出力端子に送られるように
制御される。注意づべきことは期間Ｒの一部期間Ｗにお
いて種々の５合を主記憶装置に用き込むことは伺等出力
４．．．４３に直接形Ｗ？ｌるものではない。
更新動作は全ての１ドレスにおいて更新記憶装置４０に
「０」を書き込むことから成るが、これは読み出し期間
Ｒ中に行なわれ、時間ＴＭＪ （第３ａ図参照）を要づ
る。この時間Ｔ Ｍ Ｊはレーダ走査が行なわれる時間
−ｒＥＸよリーリ゛つと短い。第３ａ図は円形掃引に従
って行なわれるレーダ走査に間層るものである。更新信
号が現われる周期「ＳＣは多少Ｔ Ｅ Ｘより短い。第
３ｂ図はセクシィＡリアル掃引（ＳｅＣｔｉＯｒｉａｌ
５ＷＯＱＩＩ ）に従ッ”Ｃ行なわれるレーダ走査
に関づるものであって、瞬時ＴＳＳは走査方向の変化に
対応し、更新期間が現われる瞬時はこの瞬時Ｔ Ｓ Ｓ
の後短い遅延ｄ【の後生ずる。この遅延時間ｄｔは走査
方向の変化を検出するのに必要な時間に対応する。
「０」を書き込むことから成るが、これは読み出し期間
Ｒ中に行なわれ、時間ＴＭＪ （第３ａ図参照）を要づ
る。この時間Ｔ Ｍ Ｊはレーダ走査が行なわれる時間
−ｒＥＸよリーリ゛つと短い。第３ａ図は円形掃引に従
って行なわれるレーダ走査に間層るものである。更新信
号が現われる周期「ＳＣは多少Ｔ Ｅ Ｘより短い。第
３ｂ図はセクシィＡリアル掃引（ＳｅＣｔｉＯｒｉａｌ
５ＷＯＱＩＩ ）に従ッ”Ｃ行なわれるレーダ走査
に関づるものであって、瞬時ＴＳＳは走査方向の変化に
対応し、更新期間が現われる瞬時はこの瞬時Ｔ Ｓ Ｓ
の後短い遅延ｄ【の後生ずる。この遅延時間ｄｔは走査
方向の変化を検出するのに必要な時間に対応する。
更新は次のように行なわれる。期間１くの開殆ど共に主
記憶装置１に含まれている情報が出力端子１３から読み
出され、また二進要素の形態をした語が更新記憶装置４
０の出力端子から読み出される。
記憶装置１に含まれている情報が出力端子１３から読み
出され、また二進要素の形態をした語が更新記憶装置４
０の出力端子から読み出される。
この二進要素が［０」の時は、これは最后の更新時に何
等新しい情報が更新記憶装置４０に崗き込まれなかった
ことを意味する。情報が主記憶装置１に内き込まれる数
毎に二進要素１１」が更新記憶装置４０に円き込まれる
。更新記憶装置４０の出力端子に二進要素１０」に続く
データ語が児つかった時、この同じ期間Ｈにおいて、詔
１’ Ｏ・・・０」を入れる。詔１０・・・ＯＪを入れ
ることは情報を消去することと等１曲である。
等新しい情報が更新記憶装置４０に崗き込まれなかった
ことを意味する。情報が主記憶装置１に内き込まれる数
毎に二進要素１１」が更新記憶装置４０に円き込まれる
。更新記憶装置４０の出力端子に二進要素１０」に続く
データ語が児つかった時、この同じ期間Ｈにおいて、詔
１’ Ｏ・・・０」を入れる。詔１０・・・ＯＪを入れ
ることは情報を消去することと等１曲である。
記憶装置の消去制御端子６０は、入力回路２０と書き込
み回路４５どに接続されているが、期間Ｒにおいて詔［
Ｏ・・・ＯＪを主記憶装置１に入れ、［０：を更新記憶
装置４０に入れることを可能にりる。
み回路４５どに接続されているが、期間Ｒにおいて詔［
Ｏ・・・ＯＪを主記憶装置１に入れ、［０：を更新記憶
装置４０に入れることを可能にりる。
入力回路２０は代りに比較器ｌＯを具え、期間Ｗにおい
て主記憶装置１の出力側にある情報を端子５にある記録
すべき情報と比較づ°る。出力端子１３に存在する情報
が更新記憶装置４０の出力側で二進要素［１］を伴なう
時は、記録づべき情報ｔよ最大振幅を有づ゛る情報であ
り、二進要素「０］を伴なう時は、これは既に記録され
た端子５５における情報である。
て主記憶装置１の出力側にある情報を端子５にある記録
すべき情報と比較づ°る。出力端子１３に存在する情報
が更新記憶装置４０の出力側で二進要素［１］を伴なう
時は、記録づべき情報ｔよ最大振幅を有づ゛る情報であ
り、二進要素「０］を伴なう時は、これは既に記録され
た端子５５における情報である。
制御要素５０は一ト記の情報、即ら、読み出し又は書き
込み時間（Ｒ／Ｗ） 、更新制御情報（端子４７入消去
制御情報（端子Ｇ（１）、比較器７０の出力及び更 、
新記憶装置４０の出力情報の関数としくマルチブレクチ
７５内で種々のスイッチング動作を行なう。マルチプレ
クサ１５の出力端子は主記憶装置１の入力端子に接続す
る。マルチブレクリア５は入力端子７６゜７７、７８を
有する。入力端子７６は入力回路２０の入ツノ端子２４
に対応し、入力端子７７は入力端子２２に対応づる。他
方入力端子７８は永続的に無効化りる語［０・・・ＯＪ
を表わづ信号を受は取る。１・記の表１は回路５０の動
作を概観したものである。回路５０はＲＯＭの形態（又
は好ましくはプログラムを組まれた論理回路の形態）と
りることがでさ、これに対して前記情報がアドレス（夫
々、入力端子）となり、このメｔす（又はこの論理回路
）の出ツノ信号かマルチブレクリ１５の制御入力端子に
加えられる。消去及び更新信号は論理値１’ Ｉ Ｊを
有する時、活性な信号とみなされる。埴ｒＸＪは無差別
に値１又は０のいづ゛れかを示す。
込み時間（Ｒ／Ｗ） 、更新制御情報（端子４７入消去
制御情報（端子Ｇ（１）、比較器７０の出力及び更 、
新記憶装置４０の出力情報の関数としくマルチブレクチ
７５内で種々のスイッチング動作を行なう。マルチプレ
クサ１５の出力端子は主記憶装置１の入力端子に接続す
る。マルチブレクリア５は入力端子７６゜７７、７８を
有する。入力端子７６は入力回路２０の入ツノ端子２４
に対応し、入力端子７７は入力端子２２に対応づる。他
方入力端子７８は永続的に無効化りる語［０・・・ＯＪ
を表わづ信号を受は取る。１・記の表１は回路５０の動
作を概観したものである。回路５０はＲＯＭの形態（又
は好ましくはプログラムを組まれた論理回路の形態）と
りることがでさ、これに対して前記情報がアドレス（夫
々、入力端子）となり、このメｔす（又はこの論理回路
）の出ツノ信号かマルチブレクリ１５の制御入力端子に
加えられる。消去及び更新信号は論理値１’ Ｉ Ｊを
有する時、活性な信号とみなされる。埴ｒＸＪは無差別
に値１又は０のいづ゛れかを示す。
表１
書き込み回路４５は、−ト記の表■に要約されでいる種
々の機能を実行しなければならない。この表■を読み易
くするため、論理値「１」及びｒ Ｏｊを夫々時間ｒ及
びＷと関連させである。これらの値は入力端子４３の場
合と同じ意味を有する。
々の機能を実行しなければならない。この表■を読み易
くするため、論理値「１」及びｒ Ｏｊを夫々時間ｒ及
びＷと関連させである。これらの値は入力端子４３の場
合と同じ意味を有する。
１
そうすることが望ましい場合は、本発明はエコーを漸進
的に除去することを可能にする。この目的で出力端子１
３と入力端子７８との間に減綽器８０を配置することが
できる。これを第４図に示す。
的に除去することを可能にする。この目的で出力端子１
３と入力端子７８との間に減綽器８０を配置することが
できる。これを第４図に示す。
第５図は本発明に係る記憶回路を具えるレーダ装置を示
す。前の図面の要素に対応する要素には同一参照番号が
付さ、れＣいる。
す。前の図面の要素に対応する要素には同一参照番号が
付さ、れＣいる。
このレーダは高周波パルスで動作り−るが、これらのパ
ルスは例えばマグネトＬ１ンをｉ！【プられ（いる送信
部１００により発生させられる。発生した高周波パルス
は重信グーノル１０６を介し−（可動アンアナ１０５に
送られる。送信部１００は導線１１０を介してパルス送
信が行なわれた時間を示１信号を供給する。この信号は
時間軸発生器１１２を同期さけるために使用される。障
害物から反射されくくるパルスはアンテナ１０５により
捕捉され、同じ重信ケーブル１０６を介して受信部１２
０に送られる。障害物で反射された反射波の振幅を表わ
す信号はアナ日グーディジタル変換器１２５によりディ
ジタル信号に変換される。その後でこのディジタル信号
を表わす符号はバラノアメモリ １２１に入る。このバ
ッフ１メモリ １２１により端子５で符号が利用できる
ようになる。アナログ−ディジタル変換器１２５の変換
速度とバッフ１メモリ １２７の記憶速度どは時間軸発
生器１１２により固定される。可動アンテナ１０５には
回転運動を与える。そしてその回転角度は角度測定器１
３０により測定りる、１この時時間軸発生器１１２によ
り供給される時間情報と組み合わさった用爪情報は極座
標（ρ、θ）での１コーの位置を与える。この第５図に
示したレーダはテレビジョンＣ使用するタイプの陰１４
１＃Ａ管１５０により表示するように設計されている。
ルスは例えばマグネトＬ１ンをｉ！【プられ（いる送信
部１００により発生させられる。発生した高周波パルス
は重信グーノル１０６を介し−（可動アンアナ１０５に
送られる。送信部１００は導線１１０を介してパルス送
信が行なわれた時間を示１信号を供給する。この信号は
時間軸発生器１１２を同期さけるために使用される。障
害物から反射されくくるパルスはアンテナ１０５により
捕捉され、同じ重信ケーブル１０６を介して受信部１２
０に送られる。障害物で反射された反射波の振幅を表わ
す信号はアナ日グーディジタル変換器１２５によりディ
ジタル信号に変換される。その後でこのディジタル信号
を表わす符号はバラノアメモリ １２１に入る。このバ
ッフ１メモリ １２１により端子５で符号が利用できる
ようになる。アナログ−ディジタル変換器１２５の変換
速度とバッフ１メモリ １２７の記憶速度どは時間軸発
生器１１２により固定される。可動アンテナ１０５には
回転運動を与える。そしてその回転角度は角度測定器１
３０により測定りる、１この時時間軸発生器１１２によ
り供給される時間情報と組み合わさった用爪情報は極座
標（ρ、θ）での１コーの位置を与える。この第５図に
示したレーダはテレビジョンＣ使用するタイプの陰１４
１＃Ａ管１５０により表示するように設計されている。
この陰極線管１５０に磁界偏向装置１５２が結合され（
おり、この磁界偏向装置１５２がのこぎり被電流発生器
１５４により動作させられる。ここに符号５５Ａを付し
て示した時間軸発生器はレジスタ １５８を介して（レ
ジスタ １５８の出力端子は端子９に接続されている）
、記憶装置に読み出しアドレス符号を供給す”る。加え
゛ｒ、Ｍ間軸発生器５５Ａはクロック信号を導線１１に
、またライン及びフィールド帰線信号を導線Ｓ Ｌ Ｔ
に出力する。時間軸発生器５５Ａは時間軸発生器１１２
に結合されており、正しい瞬時にデータが主記憶装置１
に与えられるようになっている。また時間軸発生器５５
Ａはのこぎり被電流発生器１５４の同期をとる。表示は
所謂ｒｘ 、 ｙ Ｊ座標系に従って行なわれるから、
座標変換装置１６０を用いて角度測定器１３０から人・
、）てくる情報と、時間軸発生器１１２（こより供給さ
れる時間情報とを変換４る必要がある。このようｔこし
て得られた書き込みアドレス旬月はレジスタ １６２に
蓄わえられる。
おり、この磁界偏向装置１５２がのこぎり被電流発生器
１５４により動作させられる。ここに符号５５Ａを付し
て示した時間軸発生器はレジスタ １５８を介して（レ
ジスタ １５８の出力端子は端子９に接続されている）
、記憶装置に読み出しアドレス符号を供給す”る。加え
゛ｒ、Ｍ間軸発生器５５Ａはクロック信号を導線１１に
、またライン及びフィールド帰線信号を導線Ｓ Ｌ Ｔ
に出力する。時間軸発生器５５Ａは時間軸発生器１１２
に結合されており、正しい瞬時にデータが主記憶装置１
に与えられるようになっている。また時間軸発生器５５
Ａはのこぎり被電流発生器１５４の同期をとる。表示は
所謂ｒｘ 、 ｙ Ｊ座標系に従って行なわれるから、
座標変換装置１６０を用いて角度測定器１３０から人・
、）てくる情報と、時間軸発生器１１２（こより供給さ
れる時間情報とを変換４る必要がある。このようｔこし
て得られた書き込みアドレス旬月はレジスタ １６２に
蓄わえられる。
本発明の一つのΦ要な特徴に従って、更新記憶装置４０
を第２のメ尤り、即ら所謂マーカメモリ１８０に結合す
ることができる。このマーカメモリ１８０の目的は距離
マーカデータを蓄ねえるにあり、これらの距離マーカフ
゛−夕は陰ｌｆｉ線筈１５０土ｔこ一つの予め定められ
た距離を表わり明瞭な点として示される。そし−（これ
らの距離を求めるためカウンタ １８１を使用づるが、
カウンタ １８１にはンー力ユニツ１〜１８２により処
ＪＩ！された数がロードされ−でいる。この数は表示し
たいと思う２ ｎ１ｉｌのマーカ間の距離を表わづ。こ
の数の［＋−ティングｔＪ座標変換装＠１６０により求
まるρ−０に対応し、またカウンタがその最低の係数位
置に達した瞬時に行なわれる。時間軸発生器１１２はこ
のカウンタ １８１にタウン−カウンティング信号を与
える。そしＣカウンタがイの最低の係数位置に達した１
１５明瞭な点を表示すべきことを表わす信号が端子２１
０に現われる。この端子２１０は入力回路２２０に接続
するが、入力回路２２０は構造が入力回路２０の構造と
同〜であって、動作モードが前記式１に要約されたもの
と同じである。マーカメモリ １８０の出力側の信号は
レジスタ２２６（これはレジスタ！□＋７と同じように
制御ＩＩ）により端子２２１に現われる。この信号はデ
ィジタル−アナ【−１グ変換器２３０に加えられる。使
方端子７に現われる主記憶装置′ｌの出力信号はディジ
タル−アナログ変換器２３２に加えられる。ディジタル
−アノ−ログ変換器２３０の出力）：１弓（よ加算器２
３５でディジタル アナログ変換器２３２の出力信号と
組み合わされる前にポテンショメータ的な装置２４０に
加えられ、陰極線管１５０のスクリーン上でのマーカの
明かるさを変える。加算器２３５の出力端子はこの陰極
線管１５０の陰極に接続する。
を第２のメ尤り、即ら所謂マーカメモリ１８０に結合す
ることができる。このマーカメモリ１８０の目的は距離
マーカデータを蓄ねえるにあり、これらの距離マーカフ
゛−夕は陰ｌｆｉ線筈１５０土ｔこ一つの予め定められ
た距離を表わり明瞭な点として示される。そし−（これ
らの距離を求めるためカウンタ １８１を使用づるが、
カウンタ １８１にはンー力ユニツ１〜１８２により処
ＪＩ！された数がロードされ−でいる。この数は表示し
たいと思う２ ｎ１ｉｌのマーカ間の距離を表わづ。こ
の数の［＋−ティングｔＪ座標変換装＠１６０により求
まるρ−０に対応し、またカウンタがその最低の係数位
置に達した瞬時に行なわれる。時間軸発生器１１２はこ
のカウンタ １８１にタウン−カウンティング信号を与
える。そしＣカウンタがイの最低の係数位置に達した１
１５明瞭な点を表示すべきことを表わす信号が端子２１
０に現われる。この端子２１０は入力回路２２０に接続
するが、入力回路２２０は構造が入力回路２０の構造と
同〜であって、動作モードが前記式１に要約されたもの
と同じである。マーカメモリ １８０の出力側の信号は
レジスタ２２６（これはレジスタ！□＋７と同じように
制御ＩＩ）により端子２２１に現われる。この信号はデ
ィジタル−アナ【−１グ変換器２３０に加えられる。使
方端子７に現われる主記憶装置′ｌの出力信号はディジ
タル−アナログ変換器２３２に加えられる。ディジタル
−アノ−ログ変換器２３０の出力）：１弓（よ加算器２
３５でディジタル アナログ変換器２３２の出力信号と
組み合わされる前にポテンショメータ的な装置２４０に
加えられ、陰極線管１５０のスクリーン上でのマーカの
明かるさを変える。加算器２３５の出力端子はこの陰極
線管１５０の陰極に接続する。
記憶装置１，４０． １８０を消去するために、消去制
御装置３００を設け（おく。この消去制御装置３００は
、例えば、単安定回路３１０に働きかける。
御装置３００を設け（おく。この消去制御装置３００は
、例えば、単安定回路３１０に働きかける。
この単安定回路３１０は端子６０に接続されＣおり、そ
の周期はこれらの記憶装置の１個の読み出し１Ｊイクル
の期間に対応りるようなものＣある。同じように、更新
のため別の制ｔＩＩｌ装置３３０を設ける。
の周期はこれらの記憶装置の１個の読み出し１Ｊイクル
の期間に対応りるようなものＣある。同じように、更新
のため別の制ｔＩＩｌ装置３３０を設ける。
この制御装置３３０は端子４７に接続され゛ている回路
３５０に動きかける。明らかに、この回路３５０はアン
テナ １０５の一回転より僅かに少ない時点で又はセク
シイＡリアル走査の場合ならばアンテナがその回転方向
を変える時任意の速度Ｃ角度測定器１３０によりｌ−リ
カされることがあり得る。
３５０に動きかける。明らかに、この回路３５０はアン
テナ １０５の一回転より僅かに少ない時点で又はセク
シイＡリアル走査の場合ならばアンテナがその回転方向
を変える時任意の速度Ｃ角度測定器１３０によりｌ−リ
カされることがあり得る。
第６図はこの更１ｉ信号処理回路３５０を詳細に示す。
この更新信号処理回路３５０（ま本質的に、導線１・１
上で得られる信号の周波数を考慮に入れずに、容量が更
新期間に対応づるようなカウンタ４００から成る。符号
４０２をｆりされた双安定トリガ回路Ｒ８は更新用の制
御装置３３０が活性化された時ＡＮＤゲート４０４を開
くことができる。この制御装置３３０は双安定１〜リガ
回路４０２の入力端子Ｓに接続される。ＡＮＤゲート４
０４が導通しているから、導線ト１上のパルスはカウン
タ４００の計数入力端子りに加えられる。但し、これは
陰極線管１５０のフィールド及びライン帰線期間外のこ
とて゛ある。
上で得られる信号の周波数を考慮に入れずに、容量が更
新期間に対応づるようなカウンタ４００から成る。符号
４０２をｆりされた双安定トリガ回路Ｒ８は更新用の制
御装置３３０が活性化された時ＡＮＤゲート４０４を開
くことができる。この制御装置３３０は双安定１〜リガ
回路４０２の入力端子Ｓに接続される。ＡＮＤゲート４
０４が導通しているから、導線ト１上のパルスはカウン
タ４００の計数入力端子りに加えられる。但し、これは
陰極線管１５０のフィールド及びライン帰線期間外のこ
とて゛ある。
これらの帰線期間は１．１間軸発生器５５△ｔ；二Ｊ、
り作られた信号ＳＴＬにＪ：り決まる。］ｊウカウンタ
００がその耐数すイクルの終りに達した時、出ノＩＱ子
Ｃの信号が値を変え、例えば、ＩＦｆｉｒＯＪをどる。
り作られた信号ＳＴＬにＪ：り決まる。］ｊウカウンタ
００がその耐数すイクルの終りに達した時、出ノＩＱ子
Ｃの信号が値を変え、例えば、ＩＦｆｉｒＯＪをどる。
これにより単安定回路ｉ０６がトリガされ、１１１安定
回路４０６がパルスを出し、このパルスが双安定トリガ
回路４０２の入力端子１（に加えられて、双安定トリガ
回路４０２を休［し状態にすると共に、カウンタ４００
のロード入力端子しに加えられてこのカウンタ ４００
をその初期状態にリセットづる３、この時ＡＮＤゲート
４１０は更新信号を端子４７に供給ザる。
回路４０６がパルスを出し、このパルスが双安定トリガ
回路４０２の入力端子１（に加えられて、双安定トリガ
回路４０２を休［し状態にすると共に、カウンタ４００
のロード入力端子しに加えられてこのカウンタ ４００
をその初期状態にリセットづる３、この時ＡＮＤゲート
４１０は更新信号を端子４７に供給ザる。
ＡＮＤゲー１へ４１０の２個の入力端子の一方はカウン
タ ４００の出力端子Ｃに接続され、他方の入力端子は
導線Ｓ４−シに接続され、フィールド及びライン帰線期
間中は更新信号が供給されないようになっている。
タ ４００の出力端子Ｃに接続され、他方の入力端子は
導線Ｓ４−シに接続され、フィールド及びライン帰線期
間中は更新信号が供給されないようになっている。
第１図は本発明に係る記憶回路を示（ブロック図、
第２図は時間の関数どしての記憶装置の書き込み及び読
み出し瞬時を示す時間線図、 第３図はレーダ走査期間に対する更新期間を示す時間線
図、 第４図は入力回路の実施例の一変形例を承り１０ツク図
、 第５図は本発明に係る記憶回路を具えるレータ装置のブ
ロック図、 第６図は第５図のレーダ装置の一部を形成りる回路の一
実施例の詳ｉなブ［］ツク図である。 １・・・主記憶装置（メイン メモリ）５・・・データ
入力端子 ７・・・データ出力端子８・・・アドレ
ス入力端子 ９・・・出力データを１ｑるため′のアドレス入力端了
１０・・・主記憶装置のアドレス入力端ｒ１１・・・切
り換えスイッチ １２・・・読み出し一部き込み制御端子１３・・・主記
憶装置のデータ出力端子１５・・・主記憶装置のデータ
入力端子２０・・・入力回路 ２２・・・入力回路の第１の入力端子 ２４・・・入力回路の第２の入力端子 ４０・・・更新記憶装置（アップディティングメモリ）
４１・・・更新記憶装置のアドレス入力端子４２・・・
更新記憶装置のデータ入力端子４３・・・更新記憶装置
の泪き込み−読み出し制御入力端ｒ ４５・・・書き込み回路 ４７・・・更新信号入力
端子５０・・・制御ｌｌ 東累 ５５△・・・
時間軸ｊｔ牛器５７・・・レジスタ ６０・・
・消去制御端ｆ７０・・・比較器 ７５・・
・マルチプレクリフ６へ・７８・・・マルチプレクリの
入力端子８０・・・減紳器 １００・・・送
信部１０５・・・可動アンチノー １０６・・・重
信グーゾル１１０・・・導線 １１２・・
・時間軸発生器１２０・・・受信部 １２５・・・アＪ゛ログーディジタル変換器１２７・・
・バッファメモリ １３０・・・角度測定器１５０・
・・陰極線管 １５２・・・限界偏向装置１５４
・・・のこぎり波電流ｆを１器 １５８・・・レジスタ １６０・・・座標変換
装置１６２・・・レジスタ １８０・・・マー
カ メヒリ１８１・・・カウンタ１８２・・・マーカ
ユニツ［−２１０・・・端子 ２２０・・・
入力回路２２６・・・レジスタ ２２７・・・
端子２３０、 ２３２・・・ディジタル−）７す【゛１
９変換器２３５・・・加算器 ２４０・・・ボデンショメータ的な装置３００・・・消
去制御装置 ３１０・・・単安定回路３３０・・・更
新用の制御装置 ３５０・・・更新信号処狸回路 ４００・・・カウンタ ４０２・・・双安定１
〜リガ回路４０４・・・Ａ Ｎ Ｄグー１− ４０
６・・・単安定回路４１０・・・Ａ Ｎ Ｉ）グー１〜
。
み出し瞬時を示す時間線図、 第３図はレーダ走査期間に対する更新期間を示す時間線
図、 第４図は入力回路の実施例の一変形例を承り１０ツク図
、 第５図は本発明に係る記憶回路を具えるレータ装置のブ
ロック図、 第６図は第５図のレーダ装置の一部を形成りる回路の一
実施例の詳ｉなブ［］ツク図である。 １・・・主記憶装置（メイン メモリ）５・・・データ
入力端子 ７・・・データ出力端子８・・・アドレ
ス入力端子 ９・・・出力データを１ｑるため′のアドレス入力端了
１０・・・主記憶装置のアドレス入力端ｒ１１・・・切
り換えスイッチ １２・・・読み出し一部き込み制御端子１３・・・主記
憶装置のデータ出力端子１５・・・主記憶装置のデータ
入力端子２０・・・入力回路 ２２・・・入力回路の第１の入力端子 ２４・・・入力回路の第２の入力端子 ４０・・・更新記憶装置（アップディティングメモリ）
４１・・・更新記憶装置のアドレス入力端子４２・・・
更新記憶装置のデータ入力端子４３・・・更新記憶装置
の泪き込み−読み出し制御入力端ｒ ４５・・・書き込み回路 ４７・・・更新信号入力
端子５０・・・制御ｌｌ 東累 ５５△・・・
時間軸ｊｔ牛器５７・・・レジスタ ６０・・
・消去制御端ｆ７０・・・比較器 ７５・・
・マルチプレクリフ６へ・７８・・・マルチプレクリの
入力端子８０・・・減紳器 １００・・・送
信部１０５・・・可動アンチノー １０６・・・重
信グーゾル１１０・・・導線 １１２・・
・時間軸発生器１２０・・・受信部 １２５・・・アＪ゛ログーディジタル変換器１２７・・
・バッファメモリ １３０・・・角度測定器１５０・
・・陰極線管 １５２・・・限界偏向装置１５４
・・・のこぎり波電流ｆを１器 １５８・・・レジスタ １６０・・・座標変換
装置１６２・・・レジスタ １８０・・・マー
カ メヒリ１８１・・・カウンタ１８２・・・マーカ
ユニツ［−２１０・・・端子 ２２０・・・
入力回路２２６・・・レジスタ ２２７・・・
端子２３０、 ２３２・・・ディジタル−）７す【゛１
９変換器２３５・・・加算器 ２４０・・・ボデンショメータ的な装置３００・・・消
去制御装置 ３１０・・・単安定回路３３０・・・更
新用の制御装置 ３５０・・・更新信号処狸回路 ４００・・・カウンタ ４０２・・・双安定１
〜リガ回路４０４・・・Ａ Ｎ Ｄグー１− ４０
６・・・単安定回路４１０・・・Ａ Ｎ Ｉ）グー１〜
。
Claims (1)
- 【特許請求の範囲】 １、秩序だった書き込みが行なわれ、殊にレーダ画像表
示装置と協働することを目的とした記憶回路であつＣ１
この記憶回路が通常「主記憶回路」と呼ばれ、−組のア
ドレスに従って配置されたデータ語を蓄ねえるように設
けられた記憶装置と、出力端子がこの主記憶装置に接続
され、入力アドレスがある時この主記憶装置に蓄わえる
ことを意図する人力浦を受は取るための少なくとも１個
の入力端子を有する入力回路とを具えた秩序だった書き
込みが行なわれる記憶回路にｉＪ３いＣ１同−絹のアド
レスにより表示される記憶位置を設け、これらの記憶位
置に、主記憶装置にデータ語を書き込む時同じアドレス
で第１の詔を書き、込み、前記第の全てのアドレスにお
いて所謂更新信号の制御の下に第２の詔を書き込むため
の用き込み回路を設（プることと、入力回路に制御要素
を設り、主記憶装置の出力側に第２の開に伴なわれたデ
ータ語が読み出された時、主記憶装置のこのアドレスに
無効化するデータ語が１月き込まれるようにしたことと
を特徴とづる秩序だった書き込みが行なわれる記憶回路
。 ２、前記記憶位置を所謂「更新記憶装置」に設けたこと
を特徴とする特許請求の範１ｕｌｌ第１項記載の秩序だ
った書き込みが行なわれる記憶回路。 ３、前記第１と第２の語を反対の１山を右りる二進要素
の形態をした詔とづることを特徴とする特許請求の範囲
第１項又は第２１１Ｊに記載の秩序だった書き込みが行
なわれる記憶回路。 ４、入）Ｊ ａｔｉがレーダ走査の速度で供給されるレ
ータ画像表示装置と協働する特許請求の範囲第１項又は
第２項又は第３項に記載の秩序だった書ぎ込みが行なわ
れる記憶回路において、各新規のレーダ走査時に前記更
新信号を生成づる手段を設りたことを特徴とづる秩序だ
った磨き込みが行なわれる記憶回路。 ５、入力ａ？Ｊがレーダ走査の速度で供給されるレーダ
画像表示装置と協！１１１１る特許請求の範囲第４項記
載の秩序だった南ぎ込みが行なわれる記憶回路において
、連続回転の場合アンテナの回転周期よりも短い周期で
前記更新信号を生成する手段を設けたことを特徴とづる
秩序だった書き込みが行なわれる記憶回路。 ６、前記記憶位置内に連続した詔により制御される入力
回路を具える少なくとも一つの第２の記憶装置を設（）
たことを特徴とする特許請求の範囲第１項ないし第５項
のいずれかに記載の秩序だったＮき込みがｔ′ｊなわれ
る記憶回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8211926A FR2530064B1 (fr) | 1982-07-07 | 1982-07-07 | Dispositif de memoire a inscription controlee destine notamment a cooperer avec une unite de visualisation d'images radar |
| FR8211926 | 1982-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927275A true JPS5927275A (ja) | 1984-02-13 |
Family
ID=9275772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58122485A Pending JPS5927275A (ja) | 1982-07-07 | 1983-07-07 | 秩序だつた書き込みが行なわれる記憶回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4612544A (ja) |
| EP (1) | EP0098667B1 (ja) |
| JP (1) | JPS5927275A (ja) |
| CA (1) | CA1200916A (ja) |
| DE (1) | DE3374223D1 (ja) |
| FR (1) | FR2530064B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165806U (ja) * | 1984-04-11 | 1985-11-02 | 海上電機株式会社 | 網量表示装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2614994B1 (fr) * | 1987-05-07 | 1989-06-30 | Thomson Csf | Procede et dispositif de visualisation de plusieurs images radar en une mosaique unique |
| JPH03226691A (ja) * | 1990-02-01 | 1991-10-07 | Matsushita Electric Ind Co Ltd | レーダー装置 |
| FR2697345B1 (fr) * | 1992-10-27 | 1994-12-09 | Thomson Csf | Procédé et dispositif de traitement de la rémanence artificielle d'informations numériques. |
| US5742297A (en) * | 1994-11-04 | 1998-04-21 | Lockheed Martin Corporation | Apparatus and method for constructing a mosaic of data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56115967A (en) * | 1980-02-18 | 1981-09-11 | Nippon Abionikusu Kk | Scan converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3381277A (en) * | 1965-10-11 | 1968-04-30 | Northern Electric Co | System for selective readout of an information store |
| US3810174A (en) * | 1969-11-28 | 1974-05-07 | Hughes Aircraft Co | Digital scan converter |
| US3827027A (en) * | 1971-09-22 | 1974-07-30 | Texas Instruments Inc | Method and apparatus for producing variable formats from a digital memory |
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-
1982
- 1982-07-07 FR FR8211926A patent/FR2530064B1/fr not_active Expired
-
1983
- 1983-06-30 CA CA000431565A patent/CA1200916A/en not_active Expired
- 1983-07-05 EP EP83200996A patent/EP0098667B1/fr not_active Expired
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