JPS5924331A - 入出力機器のインタ−フエイス回路 - Google Patents
入出力機器のインタ−フエイス回路Info
- Publication number
- JPS5924331A JPS5924331A JP57133682A JP13368282A JPS5924331A JP S5924331 A JPS5924331 A JP S5924331A JP 57133682 A JP57133682 A JP 57133682A JP 13368282 A JP13368282 A JP 13368282A JP S5924331 A JPS5924331 A JP S5924331A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- data
- serial
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は＃算機と入出力機器とのインターフェイス回路
に係シ、特に、キーボード等の人間が操作する入力部と
ディスプレイ等の出力部を有し、計算機との接続が調歩
同期式直列データで半二重通信方式の機能で入力と出方
の動作が同時に行えない入出力機器に好適なキーロツタ
機能を備えたインターフェイス回路に関する。
に係シ、特に、キーボード等の人間が操作する入力部と
ディスプレイ等の出力部を有し、計算機との接続が調歩
同期式直列データで半二重通信方式の機能で入力と出方
の動作が同時に行えない入出力機器に好適なキーロツタ
機能を備えたインターフェイス回路に関する。
従来のキーボード等の人間が４−′ψ作する入力部とデ
ィスプレイ等の出力部を有する入出力機器のインターフ
ェイス回路としては、一連の直列入力データを取込み終
了後、計算機からのデータによるキーロック及びキーロ
ツタ解除のみでキー人力を制御する方式が一般に使用さ
れでいる。この方式では、ぎ）ｐ１機が一連の直列入力
データを取込み終了した時点から計算機からのデータで
のキーロック指示を送出しキーロック動作完了するまで
の時間がキーロック制御可能の為、キーボードを操作す
る人間の操作速度等で不具合が生ずる欠点があつた。
ィスプレイ等の出力部を有する入出力機器のインターフ
ェイス回路としては、一連の直列入力データを取込み終
了後、計算機からのデータによるキーロック及びキーロ
ツタ解除のみでキー人力を制御する方式が一般に使用さ
れでいる。この方式では、ぎ）ｐ１機が一連の直列入力
データを取込み終了した時点から計算機からのデータで
のキーロック指示を送出しキーロック動作完了するまで
の時間がキーロック制御可能の為、キーボードを操作す
る人間の操作速度等で不具合が生ずる欠点があつた。
本発明の目的は、計算機が一連の直列入力データを取込
み終了した時点から計算機からのデータでのキーロック
指示を送出しキーロック動作完了までのキーロック制御
不能に伴う不具合を解消することのできる入出力機器の
インターフェイス回路を提供することにある。
み終了した時点から計算機からのデータでのキーロック
指示を送出しキーロック動作完了までのキーロック制御
不能に伴う不具合を解消することのできる入出力機器の
インターフェイス回路を提供することにある。
本発明は、直並列変換完了信号で記憶し送信動作完了信
号でリセットされる独立し念キーロック制御信号と、こ
の記憶回路を効果的に使用する事によシキーロック制御
不能に伴う不具合を解消しようというものである。
号でリセットされる独立し念キーロック制御信号と、こ
の記憶回路を効果的に使用する事によシキーロック制御
不能に伴う不具合を解消しようというものである。
以下、本発明の実施例について説明する。
第１図には、本発明に係るインターフェイス回路の一実
施例が示されている。
施例が示されている。
図において、Ａ部は入出力機器からのデータ取込み処理
及び入出力機器へのデータ送出処理等を行う計算機側で
あり、Ｂ部は本発明のインターフェイス回路であシ、０
部は計算機にデータを送出及び計算機からのデータを受
信する入出力機器側である。ここでの入出力機器は、キ
ーボード等の人間が操作を行う入力部とディスプレイ等
の出力部を有し、計算機との接続が調歩同期式直列デー
タで半二重通信方式の機能で入力と出力の動作が同時に
は行えない。又計算機からの送信データに対する送信ビ
ジィ信号を出力で酉、又キーロック及びキーロック解除
が、直列データでの指示及び独立したキーロック信号に
より行えるものとする。
及び入出力機器へのデータ送出処理等を行う計算機側で
あり、Ｂ部は本発明のインターフェイス回路であシ、０
部は計算機にデータを送出及び計算機からのデータを受
信する入出力機器側である。ここでの入出力機器は、キ
ーボード等の人間が操作を行う入力部とディスプレイ等
の出力部を有し、計算機との接続が調歩同期式直列デー
タで半二重通信方式の機能で入力と出力の動作が同時に
は行えない。又計算機からの送信データに対する送信ビ
ジィ信号を出力で酉、又キーロック及びキーロック解除
が、直列データでの指示及び独立したキーロック信号に
より行えるものとする。
又計算様へのデータ入力はブロック転送ができ、この一
連のデータ転送中は入出力機器自身にキーロックを行う
機能を有しているものとする。ここで計算機側との調歩
同期式直列データの構成は、スタートビットが１ビツト
、データビットがｎビット、ストップビットが１ビツト
であシ、−語のデータ時間がＴムであるものとし、入出
力機器からの１回のデータ転送語数はＮ語とし、入出力
機器への１回のデータ転送語数はＮ語とし１語列はキー
ロック指示データ、Ｍ！目はキーロック解除指示データ
とする。又入出力機器からの一連の直列入力データの最
後のデータを取込んで刀・ら計算機からの最初の直列出
力データを送出し動作完了するまでの時間をＴ１１とし
て以下説明するものとする。又計算機側Ａは、インター
フェイス回路Ｂからの直並列変換完了信号による割込信
号にてデータ取込信号を出力し並列入力データを取込み
、一連の最終データを判定し並列出力データ及び並列デ
ータセット信号を出力し送信動作完了信号による割込信
号により次のデータを出力するものとする。第２図は第
１図の各部のタイムスケジュール図であるがここではす
べて正論理で表わし、又各回路の動作時間は無視しであ
るものとする。上記の各条件によυ以下詳細な回路構成
及び動作説明を行う。入出力機器Ｃからの直列入力デー
タ６は直並、並直列変換回路１の入力に接続され、直並
、並直列変換回路１の直並列変換完了信号７は割込信号
出力用論理和回路４の一方の入力及びキーロック信号出
力用記憶回路５のセット入力に接続され、直並、並直列
変換回路１の並列入力データ８．〜８．は計算機取込み
データ用論理積回路２、〜２．の一方の入力に接続され
る。計算機側Ａからのデータ取込み信号９は直並、並直
列変換回路１の直並列変換完了信号リセット入力及び計
算機取込みデータ用論理積回路２１〜２．の他の一方の
入力に接続され、計算機取込みデータ１０１〜１０３は
言１算機側Ａに接続きれる。キーロック信号出力用記憶
回路５のキーロック信号１１は入出力機器側Ｃへ接続さ
れる。計算機側Ａからの並列出力データ１２１〜１２．
は１１並、並直列変換回路１の並列データ入力に接続さ
れ、計算機Ａからの並列データセット信号１３は直並、
並直列変換回路１のＮ１に列データセット入力に接続さ
れ、直並、並直列変換回路１の直列出力データ１４は入
出力機器側Ｃへ接続される。入出力機器側Ｃからの送信
ビジィ信号１５は送信動作完了信号出力用ワンショット
回路３０入力に接続きれ、ワンショット回路３の出力、
送信動作完了信号１６は割込信号出力用論理和回路４の
他の一方の入力及びキーロック信号出力用記憶回路５の
リセット入力に接続され、論理和回路４の出力、割込み
信号１７は計Ｘ機側Ａに接続される。以上の様な回路構
成にて、入出力機器側Ｃからの、キーボード等による直
列入力データ６は直往、並直列変換回路１によシ並列に
変換され直並列変換完了信号７及び並列入力データ８．
〜８３が出力される。計算機側Ａは論理和回路４を介し
た直並列変換完了信号７による割込み信号１７によシデ
ータ取込み信号９を出力し直並列変換完了信号７のリセ
ット及び並列入力データ８．〜８．を計算機取込みデー
タ１０１〜１０１として論理積回路２□〜２．ｆ：介し
て取込み処理を行う。又直並列変換完了信号７は記憶回
路５の上行１行ない、キーロット信号１】を入出力機器
側Ｃへ出力し以後の入出力機器のキーイン機能を禁止す
る。計算機側Ａはブロック転送による一連の入力データ
を処理しブロックの最終データを表わすＮ番目のデータ
を判定し、今入力されたデータに基すき応答を以下によ
り入出力機器側Ｃに出力する。計算機側Ａからの並列出
力データ１２．〜１２１は並列データセット信号１３に
より直往、並直列変換回路１に記憶され、並直列変換さ
れ直列出力データ１４として入出力機器側Ｃへ出力され
る。これに対して入出力機器側Ｃから送信ビジィ信号１
５が出力される。この信号は後端で動作するワンショッ
ト回路３により送信動作完了ｆＭ号１６が出力され、一
方は論理和回路４を介し割込み信号１７とて計算機側Ａ
に出力され次の一１１１２列データが計算機側Ａから出
力される。又池の一方は記憶回路５のリセットを行ない
、入出力機器ｌ１１１ＩＣ１のキーロック信号１１の解
除を行なう。但し計算機側Ａからの出力するデータの１
語口はキーロック指示データ、Ｍ語口はキーロック解除
指示データを出力するものとする。以上の動作の各部の
タイムスケジュールは第２図に示し−ｆある。ここでキ
ーボード等の人間が操作を行９人力部、及びディスプレ
イ等の出力部を有する入出力）幾器のキーロック動作は
り、Ｅ、Ｆの如くになる。Ｄは入出カイ幾器自身が入力
データのブロック転送中である為に行っているキーロッ
ク動作。
連のデータ転送中は入出力機器自身にキーロックを行う
機能を有しているものとする。ここで計算機側との調歩
同期式直列データの構成は、スタートビットが１ビツト
、データビットがｎビット、ストップビットが１ビツト
であシ、−語のデータ時間がＴムであるものとし、入出
力機器からの１回のデータ転送語数はＮ語とし、入出力
機器への１回のデータ転送語数はＮ語とし１語列はキー
ロック指示データ、Ｍ！目はキーロック解除指示データ
とする。又入出力機器からの一連の直列入力データの最
後のデータを取込んで刀・ら計算機からの最初の直列出
力データを送出し動作完了するまでの時間をＴ１１とし
て以下説明するものとする。又計算機側Ａは、インター
フェイス回路Ｂからの直並列変換完了信号による割込信
号にてデータ取込信号を出力し並列入力データを取込み
、一連の最終データを判定し並列出力データ及び並列デ
ータセット信号を出力し送信動作完了信号による割込信
号により次のデータを出力するものとする。第２図は第
１図の各部のタイムスケジュール図であるがここではす
べて正論理で表わし、又各回路の動作時間は無視しであ
るものとする。上記の各条件によυ以下詳細な回路構成
及び動作説明を行う。入出力機器Ｃからの直列入力デー
タ６は直並、並直列変換回路１の入力に接続され、直並
、並直列変換回路１の直並列変換完了信号７は割込信号
出力用論理和回路４の一方の入力及びキーロック信号出
力用記憶回路５のセット入力に接続され、直並、並直列
変換回路１の並列入力データ８．〜８．は計算機取込み
データ用論理積回路２、〜２．の一方の入力に接続され
る。計算機側Ａからのデータ取込み信号９は直並、並直
列変換回路１の直並列変換完了信号リセット入力及び計
算機取込みデータ用論理積回路２１〜２．の他の一方の
入力に接続され、計算機取込みデータ１０１〜１０３は
言１算機側Ａに接続きれる。キーロック信号出力用記憶
回路５のキーロック信号１１は入出力機器側Ｃへ接続さ
れる。計算機側Ａからの並列出力データ１２１〜１２．
は１１並、並直列変換回路１の並列データ入力に接続さ
れ、計算機Ａからの並列データセット信号１３は直並、
並直列変換回路１のＮ１に列データセット入力に接続さ
れ、直並、並直列変換回路１の直列出力データ１４は入
出力機器側Ｃへ接続される。入出力機器側Ｃからの送信
ビジィ信号１５は送信動作完了信号出力用ワンショット
回路３０入力に接続きれ、ワンショット回路３の出力、
送信動作完了信号１６は割込信号出力用論理和回路４の
他の一方の入力及びキーロック信号出力用記憶回路５の
リセット入力に接続され、論理和回路４の出力、割込み
信号１７は計Ｘ機側Ａに接続される。以上の様な回路構
成にて、入出力機器側Ｃからの、キーボード等による直
列入力データ６は直往、並直列変換回路１によシ並列に
変換され直並列変換完了信号７及び並列入力データ８．
〜８３が出力される。計算機側Ａは論理和回路４を介し
た直並列変換完了信号７による割込み信号１７によシデ
ータ取込み信号９を出力し直並列変換完了信号７のリセ
ット及び並列入力データ８．〜８．を計算機取込みデー
タ１０１〜１０１として論理積回路２□〜２．ｆ：介し
て取込み処理を行う。又直並列変換完了信号７は記憶回
路５の上行１行ない、キーロット信号１】を入出力機器
側Ｃへ出力し以後の入出力機器のキーイン機能を禁止す
る。計算機側Ａはブロック転送による一連の入力データ
を処理しブロックの最終データを表わすＮ番目のデータ
を判定し、今入力されたデータに基すき応答を以下によ
り入出力機器側Ｃに出力する。計算機側Ａからの並列出
力データ１２．〜１２１は並列データセット信号１３に
より直往、並直列変換回路１に記憶され、並直列変換さ
れ直列出力データ１４として入出力機器側Ｃへ出力され
る。これに対して入出力機器側Ｃから送信ビジィ信号１
５が出力される。この信号は後端で動作するワンショッ
ト回路３により送信動作完了ｆＭ号１６が出力され、一
方は論理和回路４を介し割込み信号１７とて計算機側Ａ
に出力され次の一１１１２列データが計算機側Ａから出
力される。又池の一方は記憶回路５のリセットを行ない
、入出力機器ｌ１１１ＩＣ１のキーロック信号１１の解
除を行なう。但し計算機側Ａからの出力するデータの１
語口はキーロック指示データ、Ｍ語口はキーロック解除
指示データを出力するものとする。以上の動作の各部の
タイムスケジュールは第２図に示し−ｆある。ここでキ
ーボード等の人間が操作を行９人力部、及びディスプレ
イ等の出力部を有する入出力）幾器のキーロック動作は
り、Ｅ、Ｆの如くになる。Ｄは入出カイ幾器自身が入力
データのブロック転送中である為に行っているキーロッ
ク動作。
Ｅは本発明によるインターフェイス回路からのキーロッ
ク信号によるキーロック動作。Ｆは計算機からのデータ
によるキーロック動作であり、上記した本発明の実施例
によれば簡単な回路構成により従来の欠点である最終入
力データと最初の出力データの送信動作完了までの時間
Ｔ！ｌによるキーロック制御不能に伴なう不具合の発生
を解消した入出力機器のインターフェイス回路が実現で
きる。
ク信号によるキーロック動作。Ｆは計算機からのデータ
によるキーロック動作であり、上記した本発明の実施例
によれば簡単な回路構成により従来の欠点である最終入
力データと最初の出力データの送信動作完了までの時間
Ｔ！ｌによるキーロック制御不能に伴なう不具合の発生
を解消した入出力機器のインターフェイス回路が実現で
きる。
以上説明したように、本発明によれば、計算機が一連の
直列入力データを取込み終了した時点から計算機からの
データでのキーロック指示を送出しキーロック動作完了
までのキーロック制御不能に伴う不具合を解消すること
ができる。
直列入力データを取込み終了した時点から計算機からの
データでのキーロック指示を送出しキーロック動作完了
までのキーロック制御不能に伴う不具合を解消すること
ができる。
第１図は一実施例を示すブロック図、第２図は第１図の
各部のタイムスケジュール図である。 Ａ・・・計算機側、Ｂ・・・インターフェイス回路、Ｃ
・・・入出力機器側、１・・・直往、並直列変換回路、
２１〜２．・・・論理積回路、３・・・ワンショット回
路、４・・・論理和回路、５・・・記憶回路、６・・・
直列人力データ、７・・・直並列変換完了信号、８１〜
８１・・・並列入力データ、９・・・データ取込み信号
、１０１〜１０１１・・・計算機取込みデータ、１１・
・・キーロック信号、１２．〜１２．・・・並列出力デ
ータ、１３・・・並列データセット信号、１４・・・直
列出力データ、１５・・・送信ビジィ信号、１６・・・
送信動作完了信号、１７・・・割込み信号− ・１ げ゛
各部のタイムスケジュール図である。 Ａ・・・計算機側、Ｂ・・・インターフェイス回路、Ｃ
・・・入出力機器側、１・・・直往、並直列変換回路、
２１〜２．・・・論理積回路、３・・・ワンショット回
路、４・・・論理和回路、５・・・記憶回路、６・・・
直列人力データ、７・・・直並列変換完了信号、８１〜
８１・・・並列入力データ、９・・・データ取込み信号
、１０１〜１０１１・・・計算機取込みデータ、１１・
・・キーロック信号、１２．〜１２．・・・並列出力デ
ータ、１３・・・並列データセット信号、１４・・・直
列出力データ、１５・・・送信ビジィ信号、１６・・・
送信動作完了信号、１７・・・割込み信号− ・１ げ゛
Claims (1)
- １、計算機と、キーボード等の入力部とディスプレイ等
の出力部を有し、直列半二重通信機能を有する入出力機
器のインターフェイス回路において、入出力機器からの
直列データを並列データに変換し計算機からの並列デー
タを直列データに変換し入出力機器へ出力する直並列・
並直列変換回路と、直並列変換後の並列データ出力信号
と計算機からのデータ取込み信号とのアンド条件を検出
し計算機取込み信号を出力する論理積回路と、送信ビジ
ィ信号の後端で動作し送信動作完了信号を出力するワン
ショット回路と、直並列変換完了信号と送信動作完了信
号とのオア条件を検出し計算機への割込信号を出力する
論理和回路と、直、並列変換完了信号にて記憶し送信動
作完了信号にてリセットされるキーロック信号を入出力
機器へ出力する記憶回路とを設けたことを特徴とする入
出力機器のインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133682A JPS5924331A (ja) | 1982-08-02 | 1982-08-02 | 入出力機器のインタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133682A JPS5924331A (ja) | 1982-08-02 | 1982-08-02 | 入出力機器のインタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924331A true JPS5924331A (ja) | 1984-02-08 |
| JPS6218045B2 JPS6218045B2 (ja) | 1987-04-21 |
Family
ID=15110408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133682A Granted JPS5924331A (ja) | 1982-08-02 | 1982-08-02 | 入出力機器のインタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924331A (ja) |
-
1982
- 1982-08-02 JP JP57133682A patent/JPS5924331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218045B2 (ja) | 1987-04-21 |
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