JPS5923922A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS5923922A JPS5923922A JP57133228A JP13322882A JPS5923922A JP S5923922 A JPS5923922 A JP S5923922A JP 57133228 A JP57133228 A JP 57133228A JP 13322882 A JP13322882 A JP 13322882A JP S5923922 A JPS5923922 A JP S5923922A
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- Japan
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- circuit
- power supply
- potential side
- diode
- circuits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインターフェース回路、特にそれぞれ相補形Ｍ
（Ｊ８集種目路を使用した２つの回路において、一方の
回路の論理情報をコンデンサに蓄えた電荷によシ、長時
間にわたシ記憶させるためのインターフェース回路に関
する。
（Ｊ８集種目路を使用した２つの回路において、一方の
回路の論理情報をコンデンサに蓄えた電荷によシ、長時
間にわたシ記憶させるためのインターフェース回路に関
する。
相補形ＭＯ８集積回路の消費電流は、クロック入力のな
いような静止動作においては構成素子のｐ−ｎｉ合のリ
ーク電流のみでありきわめて少ないので、電源を切った
時コンデンサに蓄積した電荷で該集積回路の論理情報を
保持させるのに非常に好都合である。そこで従来は、論
理情報を保持するのにコンデンサを用いて相補形ＭＯ８
集積回路全体をバックアップしていた。しかしその回路
規模が大きくなると全リーク電流の値も当然大きくなる
ので長時間記憶を保持することが困難になる。そこで、
論理情報の記憶が必曹な回路のみを電源オフ時にコンデ
ンサでバックアップする方法が考えられる。
いような静止動作においては構成素子のｐ−ｎｉ合のリ
ーク電流のみでありきわめて少ないので、電源を切った
時コンデンサに蓄積した電荷で該集積回路の論理情報を
保持させるのに非常に好都合である。そこで従来は、論
理情報を保持するのにコンデンサを用いて相補形ＭＯ８
集積回路全体をバックアップしていた。しかしその回路
規模が大きくなると全リーク電流の値も当然大きくなる
ので長時間記憶を保持することが困難になる。そこで、
論理情報の記憶が必曹な回路のみを電源オフ時にコンデ
ンサでバックアップする方法が考えられる。
第１図は従来のインターフェース回路の一例を示す回路
図である。同図は電源４の低電位側を２つに分けた電源
ｖ８８ ｌｅ Ｖ８８２で駆動される２つのインバータ
回路１．２の接続を示し、該インバータ回路１．２はそ
れぞれ相補形ＭＯ８集積回路全使用した回路の入力部、
出力部を示す。インバータ回路１では相補形インバータ
１０のゲートと高電位側端子１３．低電位側端子１４と
の間にそれぞれ保護ダイオード１１．１２’に接続し且
つ入力端子１５からの入力が該ゲートに与えられる。
図である。同図は電源４の低電位側を２つに分けた電源
ｖ８８ ｌｅ Ｖ８８２で駆動される２つのインバータ
回路１．２の接続を示し、該インバータ回路１．２はそ
れぞれ相補形ＭＯ８集積回路全使用した回路の入力部、
出力部を示す。インバータ回路１では相補形インバータ
１０のゲートと高電位側端子１３．低電位側端子１４と
の間にそれぞれ保護ダイオード１１．１２’に接続し且
つ入力端子１５からの入力が該ゲートに与えられる。
またインバータ回路２では相補形インバータ２゜のドレ
インから出方端子２５に出方される。さらにインバータ
回路１，２の高電位側端子１３．２３を電源スィッチ３
を介して電源４と接続して高電位電源■ＤＤを供給し、
前記低電位側端子１４およびインバータ回路２の低電位
側端子２４をそれぞれ直接およびダイオード５を介して
電源４と接続して前記電源Ｖ８８１およびＶｓｓ２に供
給する。
インから出方端子２５に出方される。さらにインバータ
回路１，２の高電位側端子１３．２３を電源スィッチ３
を介して電源４と接続して高電位電源■ＤＤを供給し、
前記低電位側端子１４およびインバータ回路２の低電位
側端子２４をそれぞれ直接およびダイオード５を介して
電源４と接続して前記電源Ｖ８８１およびＶｓｓ２に供
給する。
また前記出力端子２５と入力端子１５を接続し、前記高
電位側端子２３．低電位側端子２４をそれぞれ電源バッ
クアップ用のコンデンサ８の＋、一端子に接続して構成
される。電源スイッチ３オン時には′電源４−電源スイ
ッチ３−インバータ回路１−インバータ回路２−コンデ
ンサ８−インバータ回路２−ダイオード５−電源４のパ
スでインバータ回路２に電源を供給するとともに、コン
デンサ８を充電し、また゛電源スイッチ３オフ時には前
記ダイオード５が逆方向にバイアスされる（すなわちカ
ンード側がアノード側より高電位となる）ためコンデン
サ８からインバータ回路１への電流が流れないので、該
コンデンサ８に充電された電荷は該インバータ回路１に
供給されることはなくインバータ回路２のみに供給され
る。従って該インバータ回路２はコンデンサ８によって
バッファ、グされ、その論理情報の長時間記憶が保持さ
れる。
電位側端子２３．低電位側端子２４をそれぞれ電源バッ
クアップ用のコンデンサ８の＋、一端子に接続して構成
される。電源スイッチ３オン時には′電源４−電源スイ
ッチ３−インバータ回路１−インバータ回路２−コンデ
ンサ８−インバータ回路２−ダイオード５−電源４のパ
スでインバータ回路２に電源を供給するとともに、コン
デンサ８を充電し、また゛電源スイッチ３オフ時には前
記ダイオード５が逆方向にバイアスされる（すなわちカ
ンード側がアノード側より高電位となる）ためコンデン
サ８からインバータ回路１への電流が流れないので、該
コンデンサ８に充電された電荷は該インバータ回路１に
供給されることはなくインバータ回路２のみに供給され
る。従って該インバータ回路２はコンデンサ８によって
バッファ、グされ、その論理情報の長時間記憶が保持さ
れる。
しかるに、このとき前記出力端子２５の電位がｒＬＪレ
ベル（すなわち前記電源ｖ８８２と等しいレベル）であ
ると、前記電源ＶｓｓｌｒＨＪレベル（すなわち前記高
電位電源ＶＤＤと等しいし慢）となっているため、保護
ダイオード１２は順方向にバイアスされコンデンサ８に
充電された電荷は前記＋端子−高電位側端子２３．１３
−相補形イーンバータ１〇−保護ダイオード１２−入力
端子１５−出力端子２５−相補形インバータ２０（ｎチ
ャネル側）−低電位側端子２４−一端子のパスで放゛亀
される。従ってコンデンサ８の電極間の電位差が減少す
るのでインバータ回路２はバックアップされず、その論
理ＩＨ報が失われるという欠点があった。
ベル（すなわち前記電源ｖ８８２と等しいレベル）であ
ると、前記電源ＶｓｓｌｒＨＪレベル（すなわち前記高
電位電源ＶＤＤと等しいし慢）となっているため、保護
ダイオード１２は順方向にバイアスされコンデンサ８に
充電された電荷は前記＋端子−高電位側端子２３．１３
−相補形イーンバータ１〇−保護ダイオード１２−入力
端子１５−出力端子２５−相補形インバータ２０（ｎチ
ャネル側）−低電位側端子２４−一端子のパスで放゛亀
される。従ってコンデンサ８の電極間の電位差が減少す
るのでインバータ回路２はバックアップされず、その論
理ＩＨ報が失われるという欠点があった。
本発明の目的はそれぞれ相補形ＭＯ８集漬回路で溝底さ
れる２つの回路間に簡単なインターフェース回路を設け
ることにより上記の欠点を除去し、電源オフ時に論理情
報を保持すべき回路のみをバックアップできるようにし
たインターフェース回路を提供することにある。
れる２つの回路間に簡単なインターフェース回路を設け
ることにより上記の欠点を除去し、電源オフ時に論理情
報を保持すべき回路のみをバックアップできるようにし
たインターフェース回路を提供することにある。
本発明によるインターフェース回路幻１、それぞれ相補
形＋′ｖｌ Ｕ ８集積回路で、溝底され低電位側およ
び高電位側のいずれかの電源を２つの別個の電源で駆動
する第１および第２の回路の間のインターフェース回路
であって、ダイオードおよび抵抗性インピーダンスから
なることを特徴とす、へ。寸たその実施態様は前記第１
および第２の回路の低電位側電源を２つの別個の電源で
駆動する場合は、１１１記第２の回路の出力端子および
前記第１の回路の入力端子をそれぞれ前記ダイオードの
アノードおよびカソードに接続し、且つ該カソードと前
記第１の回路の低電位側電源との間に前記抵抗性インピ
ーダンス金接続してなり、前記第１および第２の回路の
高電位側電源を２つの別個の電源で駆動する場合は、前
記第２の回路の出力端子および前記第１の回路の入力端
子をそれぞれ前記ダイオードのカソードおよびアノード
に接続し、且つ該アノードと前記第１の回路の高電位側
電源との間に前記抵抗性インピーダンス全接続してなる
。
形＋′ｖｌ Ｕ ８集積回路で、溝底され低電位側およ
び高電位側のいずれかの電源を２つの別個の電源で駆動
する第１および第２の回路の間のインターフェース回路
であって、ダイオードおよび抵抗性インピーダンスから
なることを特徴とす、へ。寸たその実施態様は前記第１
および第２の回路の低電位側電源を２つの別個の電源で
駆動する場合は、１１１記第２の回路の出力端子および
前記第１の回路の入力端子をそれぞれ前記ダイオードの
アノードおよびカソードに接続し、且つ該カソードと前
記第１の回路の低電位側電源との間に前記抵抗性インピ
ーダンス金接続してなり、前記第１および第２の回路の
高電位側電源を２つの別個の電源で駆動する場合は、前
記第２の回路の出力端子および前記第１の回路の入力端
子をそれぞれ前記ダイオードのカソードおよびアノード
に接続し、且つ該アノードと前記第１の回路の高電位側
電源との間に前記抵抗性インピーダンス全接続してなる
。
次に第２図および第３図を参照して本発明について説明
する。
する。
第２図および第３図はそれぞれ本発明のインターフェー
ス回路の第１および第２の実施例を示す回路図であり、
従来のインターフェース回路と同じ構成要件にはそれぞ
れ第１図と同じ符号を付しである。
ス回路の第１および第２の実施例を示す回路図であり、
従来のインターフェース回路と同じ構成要件にはそれぞ
れ第１図と同じ符号を付しである。
まず第２図は電源４の低電位側を２つに分けた電源Ｖ８
８１ Ｖ１３８２で駆動される２つのインバータ回路１
，２、特許請求の範囲先箱（２）項記載の第１．第２の
回路に対応）の接続例を示し、インバータ回路１．２の
高電位側端子１３．２３を雷。
８１ Ｖ１３８２で駆動される２つのインバータ回路１
，２、特許請求の範囲先箱（２）項記載の第１．第２の
回路に対応）の接続例を示し、インバータ回路１．２の
高電位側端子１３．２３を雷。
源スイッチ３を介して電源４と接続して高電位電源ＶＤ
Ｄ ’ｃ供給し、低電位側端子１４および２４全それぞ
れ直接およびダイオード５を介して′電源４と接続して
′電源Ｖ８８１およびｖｓ８□を供給する。また出力端
子２５．入力端子１５（特許請求の範囲第（２）項記載
の出力端子、入力端子に対応）をそれぞれダイオード６
のアノード、カソードに接続するとともに該入力端子１
５と低電位側端子１４との間にプルダウン抵抗７を接続
してインターフェース回路を形成する。さらに高電位側
端子２３、低電位側端子２４をそれぞれコンデンサ８の
＋、一端子に接続する。電源スイッチ３オン時には上記
第１図におけると同様にインバータ回路２に電源供給が
行われるとともにコンデンサ８が充電される。このとき
前記出力端子２５の電位が「Ｌ」レベル（前記電源■８
８２と等しいレベル）であれば前記入力端子１５の電位
はプルダウン抵抗７全介し低電位側端子１４と同じ「−
Ｌ」レベル（前記電源ｖｓｓｔと等しいレベル）に保た
れる。
Ｄ ’ｃ供給し、低電位側端子１４および２４全それぞ
れ直接およびダイオード５を介して′電源４と接続して
′電源Ｖ８８１およびｖｓ８□を供給する。また出力端
子２５．入力端子１５（特許請求の範囲第（２）項記載
の出力端子、入力端子に対応）をそれぞれダイオード６
のアノード、カソードに接続するとともに該入力端子１
５と低電位側端子１４との間にプルダウン抵抗７を接続
してインターフェース回路を形成する。さらに高電位側
端子２３、低電位側端子２４をそれぞれコンデンサ８の
＋、一端子に接続する。電源スイッチ３オン時には上記
第１図におけると同様にインバータ回路２に電源供給が
行われるとともにコンデンサ８が充電される。このとき
前記出力端子２５の電位が「Ｌ」レベル（前記電源■８
８２と等しいレベル）であれば前記入力端子１５の電位
はプルダウン抵抗７全介し低電位側端子１４と同じ「−
Ｌ」レベル（前記電源ｖｓｓｔと等しいレベル）に保た
れる。
また電源スイッチ３オフ時には前記出力端子２５の電位
が前記ｒＬＪレベルであり、従って保護ダイオード１２
（第１図に図示）が順方向にバイアスされても、前記ダ
イオード６が逆方向にバイアスされるのでコンデンサ８
ＶＣ充電されり重荷がインバータ回路１を通るパス（第
１図の説明で述べた）で放電されることはないので従来
のインターフェース回路の欠点が除去される。すなわち
論理情報の長時間記憶を要する回路（第２図ではインバ
ータ回路２を指す）のみがバックアップされる。
が前記ｒＬＪレベルであり、従って保護ダイオード１２
（第１図に図示）が順方向にバイアスされても、前記ダ
イオード６が逆方向にバイアスされるのでコンデンサ８
ＶＣ充電されり重荷がインバータ回路１を通るパス（第
１図の説明で述べた）で放電されることはないので従来
のインターフェース回路の欠点が除去される。すなわち
論理情報の長時間記憶を要する回路（第２図ではインバ
ータ回路２を指す）のみがバックアップされる。
次に第３図は電源４の高電位側を２つに分けた電源ＶＤ
ＤＩ ＶＤＤＺで駆動される２つのインバータ回路１
．２、特許請求の範囲第（３）項記載の第１゜Ｍ２の回
路に対応）の接続を例示し、インバータ回路１．２の低
電位側端子１４．２４を電源４と接続して低電位電源Ｖ
ｓｓ’ｚ供給し、高電位側端子１３および２３をそれぞ
れ直接およびダイオード５を介して電源スィッチ３と接
続して電源ＶＤＤＩおよびＶＤＤＺを供給する。また出
力端子２５．入力端子１５（特許請求の範囲第（３）項
記載の出力端子、入力端子に対応）をそれぞれダイオー
ド６のカソード、アノードに接続するとともに該入力端
子１５と高電位側端子１３との間にプルアップ抵、１ｙ
Ｃ７’ ｔｉｌｉしてインターフェース回路を形成する
。上記以外の接続は第２図に示したものと同じである。
ＤＩ ＶＤＤＺで駆動される２つのインバータ回路１
．２、特許請求の範囲第（３）項記載の第１゜Ｍ２の回
路に対応）の接続を例示し、インバータ回路１．２の低
電位側端子１４．２４を電源４と接続して低電位電源Ｖ
ｓｓ’ｚ供給し、高電位側端子１３および２３をそれぞ
れ直接およびダイオード５を介して電源スィッチ３と接
続して電源ＶＤＤＩおよびＶＤＤＺを供給する。また出
力端子２５．入力端子１５（特許請求の範囲第（３）項
記載の出力端子、入力端子に対応）をそれぞれダイオー
ド６のカソード、アノードに接続するとともに該入力端
子１５と高電位側端子１３との間にプルアップ抵、１ｙ
Ｃ７’ ｔｉｌｉしてインターフェース回路を形成する
。上記以外の接続は第２図に示したものと同じである。
この第２の実施例における動作は上記第２図のものに準
じるので説明を省くが、第１の実施例と同じ効果が得ら
れる。
じるので説明を省くが、第１の実施例と同じ効果が得ら
れる。
上記各実施例は本発明を制限するものではない。
すなわち第１および第２の回路としてインバータ回路を
例示したが、ＮＡＮＪＪ、 ＮＵＩ？、ゲート回路など
相補形ＩＶＬ（ＪＳ集績回路で構成されるものであれば
インバータ回路に限らない。また抵抗性インピーダンス
はインダクタンスなどｉＫ流抵抗性のものであればよい
ことはいうまでもない。
例示したが、ＮＡＮＪＪ、 ＮＵＩ？、ゲート回路など
相補形ＩＶＬ（ＪＳ集績回路で構成されるものであれば
インバータ回路に限らない。また抵抗性インピーダンス
はインダクタンスなどｉＫ流抵抗性のものであればよい
ことはいうまでもない。
以上の説明により明らかなように本発明のインターフェ
ース回路によれば、電源オフ時に論理情報を保持すべき
回路のみをバックアップすることができるので、該回路
の論理情報の長時間記憶が可能になるという効果が生じ
る。
ース回路によれば、電源オフ時に論理情報を保持すべき
回路のみをバックアップすることができるので、該回路
の論理情報の長時間記憶が可能になるという効果が生じ
る。
第１図は従来のインターフェース回路の一例を示す回路
図、第２図および第３図はそれぞれ本発明のインターフ
ェース回路の第１および第２の実施例を示す回路図であ
る◎ 図において、 １．２・・・・・・インバータ回路、３・・・・・・電
源スィッチ、４・・・・・・電源、５．６・・・・・・
ダイオード、７．７’・・・・・・抵抗、８・・・・・
・コンデンサ、１０．２０・・・・・・相補形インバー
タ、１１．１２・・・・・・保獲ダイオード、１３．２
３・・・・・高′藏位側端子、１４．２４・・・・低電
位側端子、１５・・・・・・入力端子、２５・・・・・
・出力端子。
図、第２図および第３図はそれぞれ本発明のインターフ
ェース回路の第１および第２の実施例を示す回路図であ
る◎ 図において、 １．２・・・・・・インバータ回路、３・・・・・・電
源スィッチ、４・・・・・・電源、５．６・・・・・・
ダイオード、７．７’・・・・・・抵抗、８・・・・・
・コンデンサ、１０．２０・・・・・・相補形インバー
タ、１１．１２・・・・・・保獲ダイオード、１３．２
３・・・・・高′藏位側端子、１４．２４・・・・低電
位側端子、１５・・・・・・入力端子、２５・・・・・
・出力端子。
Claims (3)
- （１）それぞれ相補形ＭＯＢ集積回路で構成され低電位
側および高電位側のいずれかの電源を２つの別個の電源
で駆動する第１および第２の回路の間のインターフェー
ス回路であって、ダイオードおよび抵抗性インピーダン
スからなることを特徴とするインターフェース回路。 - （２）それぞれ相補形ＭＯ８集積回路で構成され低電位
側電源を２つの別個の電源で駆動する第１および第２の
回路の間のインターフェース回路であって、前記第２の
回路の出力端子および前記第１の回路の入力端子をそれ
ぞれダイオードのアノードおよびカソードに接続し、且
つ該カソードと前記第１の回路の低電位側電源との間に
抵抗性インピーダンスを接続してなることを特徴とする
特許請求の範囲第（１１項記載のインターフェース回路
。 - （３）それぞれ相補形ＭＯＢ集積回路で構成され高電位
側電源を２つの別個の電源で駆動する第１および第２の
回路の間のインターフェース回路であって、前記第２の
回路の出方端子および前記第１の回路の入力端子をそれ
ぞれダイオードのカソードおよびアノードに接続し、且
つ該アノードと前目ピ第１の回路の高電位側電源との間
に抵抗性インピーダンスを凄続してなることを特徴とす
る特許請求の範囲第（１）項記載のインターフェース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133228A JPS5923922A (ja) | 1982-07-30 | 1982-07-30 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133228A JPS5923922A (ja) | 1982-07-30 | 1982-07-30 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923922A true JPS5923922A (ja) | 1984-02-07 |
Family
ID=15099719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133228A Pending JPS5923922A (ja) | 1982-07-30 | 1982-07-30 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313630U (ja) * | 1986-03-05 | 1988-01-29 | ||
| JPH0270903U (ja) * | 1988-11-18 | 1990-05-30 | ||
| JPH0493137A (ja) * | 1990-08-09 | 1992-03-25 | Nippondenso Co Ltd | 工作機械のスピンドル装置 |
-
1982
- 1982-07-30 JP JP57133228A patent/JPS5923922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313630U (ja) * | 1986-03-05 | 1988-01-29 | ||
| JPH0270903U (ja) * | 1988-11-18 | 1990-05-30 | ||
| JPH0493137A (ja) * | 1990-08-09 | 1992-03-25 | Nippondenso Co Ltd | 工作機械のスピンドル装置 |
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