JPS59226540A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS59226540A JPS59226540A JP58103195A JP10319583A JPS59226540A JP S59226540 A JPS59226540 A JP S59226540A JP 58103195 A JP58103195 A JP 58103195A JP 10319583 A JP10319583 A JP 10319583A JP S59226540 A JPS59226540 A JP S59226540A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- buffer
- order
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ伝送装置に関する。特に地理的に離れ
た地点に存在するプロセッサ等の外部装置間で相互にデ
ータ交換するに適するデータ伝送装置に関する。
た地点に存在するプロセッサ等の外部装置間で相互にデ
ータ交換するに適するデータ伝送装置に関する。
データ伝送装置においては、第１の外部装置から受信し
たデータを第２の外部装置に転送するときに、第２の外
部装置に適するヘッダデータを付加することが必要とな
る。例えばヘッダデータには第２の外部装置に転送する
データ長、データの種類の識別符号等が含まれる。受信
データと付加するヘッダデータとを第２の外部装置に転
送するためには、バッファ上で連続するアドレスに配置
することがハードウェア量を少なくするのに有効である
。しかし従来のデータ伝送装置には、バッファ上で受信
データとそのヘッダデータとを連続するアドレスに配置
し直すことが必要で、性能低下を招来する欠点があった
。
たデータを第２の外部装置に転送するときに、第２の外
部装置に適するヘッダデータを付加することが必要とな
る。例えばヘッダデータには第２の外部装置に転送する
データ長、データの種類の識別符号等が含まれる。受信
データと付加するヘッダデータとを第２の外部装置に転
送するためには、バッファ上で連続するアドレスに配置
することがハードウェア量を少なくするのに有効である
。しかし従来のデータ伝送装置には、バッファ上で受信
データとそのヘッダデータとを連続するアドレスに配置
し直すことが必要で、性能低下を招来する欠点があった
。
本発明の目的は、データ伝送装置内の０番地からｎ番地
の容量を持つ受信バッファのアドレシングにおいて、ｎ
番地をアクセスした後、０番地に戻るようなアドレスカ
ウンタを持つことで、第１の外部装置からの受信時には
、θ番地からデータを格納し、また第２の外部装置への
送信時には、（ｎ−ｋ）番地〜ｎ番地に付加情報を書込
み、（ｎ−ｋ）番地から送信することにより、ハードウ
ェア量を少なくして、データヘッダの付加を容易に行う
ことができるデータ伝送装置を提供することを目的とす
る。
の容量を持つ受信バッファのアドレシングにおいて、ｎ
番地をアクセスした後、０番地に戻るようなアドレスカ
ウンタを持つことで、第１の外部装置からの受信時には
、θ番地からデータを格納し、また第２の外部装置への
送信時には、（ｎ−ｋ）番地〜ｎ番地に付加情報を書込
み、（ｎ−ｋ）番地から送信することにより、ハードウ
ェア量を少なくして、データヘッダの付加を容易に行う
ことができるデータ伝送装置を提供することを目的とす
る。
本発明は、２種類の異なるインタフェースを持ち、その
インタフェース間のデータ転送を制御するデータ伝送装
置と、その伝送装置に接続されるプロセッサ等の外部装
置とを有するデータ伝送系において、前記データ伝送装
置のＯ番地からｎ番地の容量を持つ受信バッファのアド
レシングの際に、ｎ番地をアクセスした後、０番地に戻
るようなアドレスカウンタを持つことにより、受信時に
は０番地からデータを格納し、また送信時には（ｎ−ｋ
）番地〜ｎ番地に付加情報を書込み、（ｎ−ｋ）番地か
ら送信を行うことにより、付加情報、受信データの順に
もう一方のインタフェース上へ送出することを特徴とす
る。
インタフェース間のデータ転送を制御するデータ伝送装
置と、その伝送装置に接続されるプロセッサ等の外部装
置とを有するデータ伝送系において、前記データ伝送装
置のＯ番地からｎ番地の容量を持つ受信バッファのアド
レシングの際に、ｎ番地をアクセスした後、０番地に戻
るようなアドレスカウンタを持つことにより、受信時に
は０番地からデータを格納し、また送信時には（ｎ−ｋ
）番地〜ｎ番地に付加情報を書込み、（ｎ−ｋ）番地か
ら送信を行うことにより、付加情報、受信データの順に
もう一方のインタフェース上へ送出することを特徴とす
る。
次に図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明実施例伝送装置を含むデータ伝送系のブ
ロック構成図である。第１図において、データ伝送系は
、地理的に離れた地点に存在する２つのプロセッサ１お
よび２と、前記２つのプロセッサ１および２にそれぞれ
異なるインタフェース３および４で接続されるデータ伝
送装置５を含−む。このデータ伝送系では、プロセッサ
ｌより送出されたデータは、一旦、データ伝送装置５の
データ受信バッファ（図示せず）に格納され、さらにプ
ロセッサ２に転送するための付加情報が加えられ加工さ
れた後、インタフェース４に送出され、プロセッサ２に
到達する。またプロセッサ２よりプロセッサ１ヘデータ
を転送する場合も上記と同様の手順で行われる。
ロック構成図である。第１図において、データ伝送系は
、地理的に離れた地点に存在する２つのプロセッサ１お
よび２と、前記２つのプロセッサ１および２にそれぞれ
異なるインタフェース３および４で接続されるデータ伝
送装置５を含−む。このデータ伝送系では、プロセッサ
ｌより送出されたデータは、一旦、データ伝送装置５の
データ受信バッファ（図示せず）に格納され、さらにプ
ロセッサ２に転送するための付加情報が加えられ加工さ
れた後、インタフェース４に送出され、プロセッサ２に
到達する。またプロセッサ２よりプロセッサ１ヘデータ
を転送する場合も上記と同様の手順で行われる。
本実施例の特徴ある構成は、データ伝送装置５に設けら
れたデータ受信バッファにある。
れたデータ受信バッファにある。
第２図は本発明実施例のデータ伝送装置のブロック構成
図である。第２図において、第１図に示したインタフェ
ース３にドライバレシーバ６が接続される。このドライ
バレシーバ６の出力には受信バッファ入力データセレク
タ７の入力が接続される。この受信バッファ入力データ
セレクタ７の他の入力にはバス８を介して、データ伝送
装置５の内部プロセッサｌＯが接続される。また受信バ
ッファ入力データセレクタ７の出力には受信バッファ１
１の入力が接続される。この受信バッファ１１には受信
バッファアドレスカウンタ１２が接続される。
図である。第２図において、第１図に示したインタフェ
ース３にドライバレシーバ６が接続される。このドライ
バレシーバ６の出力には受信バッファ入力データセレク
タ７の入力が接続される。この受信バッファ入力データ
セレクタ７の他の入力にはバス８を介して、データ伝送
装置５の内部プロセッサｌＯが接続される。また受信バ
ッファ入力データセレクタ７の出力には受信バッファ１
１の入力が接続される。この受信バッファ１１には受信
バッファアドレスカウンタ１２が接続される。
受信バッファ１１の出力にはドライバレシーバ１３を介
してインタフェース４が接続される。
してインタフェース４が接続される。
またドライバレシーバ１３の出力は受信用ファーストイ
ン・ファーストアウト・バッファ（以下、受信用ＦＩＦ
Ｏという）１４０入力に接続される。
ン・ファーストアウト・バッファ（以下、受信用ＦＩＦ
Ｏという）１４０入力に接続される。
この受信用ＦＩＦＯ１４の出力にはバス１５が接続され
る。バス１５には前記内部プロセッサ１０、その記憶部
１６および送信用ＦＩＦＯ１７が接続される。送信用Ｆ
ＩＦＯ１７の出力は前記ドライバレシーバ６の入力に接
続される。
る。バス１５には前記内部プロセッサ１０、その記憶部
１６および送信用ＦＩＦＯ１７が接続される。送信用Ｆ
ＩＦＯ１７の出力は前記ドライバレシーバ６の入力に接
続される。
ここで受信バッファ１１の容量が４にパイ）（１バイト
＝８ビツト〕の場合を例にとり、このデータ伝送装置５
の動作を説明する。インクフェース３より送られてきた
データは、インタフェース３のドライバレシーバ６、さ
らに受信バッファ入力データセレクタ７を通り受信バッ
ファ１１に格納される。このとき、受信バッファアドレ
スカウンタ１２は初期値が０００（Ｈ）になっていて、
第３図が示すように受信データは受信バッファｉｔの先
頭のアドレス０００（Ｈ）より格納される。受信バッフ
ァ１１に１ワード（すなわち受信バッファの幅）だけ格
納される毎に受信バソファアドレスカウンタ１２は１ず
つカウントアンプされる。ここで受信終了後の受信バン
ファアドレスカウンタ１２の値Ａが受信データ長を表す
ことになる。
＝８ビツト〕の場合を例にとり、このデータ伝送装置５
の動作を説明する。インクフェース３より送られてきた
データは、インタフェース３のドライバレシーバ６、さ
らに受信バッファ入力データセレクタ７を通り受信バッ
ファ１１に格納される。このとき、受信バッファアドレ
スカウンタ１２は初期値が０００（Ｈ）になっていて、
第３図が示すように受信データは受信バッファｉｔの先
頭のアドレス０００（Ｈ）より格納される。受信バッフ
ァ１１に１ワード（すなわち受信バッファの幅）だけ格
納される毎に受信バソファアドレスカウンタ１２は１ず
つカウントアンプされる。ここで受信終了後の受信バン
ファアドレスカウンタ１２の値Ａが受信データ長を表す
ことになる。
送信時には第４図に示すように、インタフェース４へ送
出するためのへラダデータ等の付加情報を受信ハンファ
１１の最後の部分のアドレスＢ （Ｈ）よりＦＦＦ （
Ｈ）に付は加え、また必要あれば受信データを加工して
アドレスＢよりデータを送出する。このとき受信パンフ
ァアドレスカウンク１２はＦＦＦ（Ｈ）の次に０００（
Ｈ）に戻るようになっていて、インクフェース４上のデ
ータは、第５図に示すように、アドレスＢ （Ｈ）より
ＦＦＦ（Ｈ）までの付加情報、さらに０００（Ｈ）より
Ａ（Ｈ）までの受信データの順で送出される。
出するためのへラダデータ等の付加情報を受信ハンファ
１１の最後の部分のアドレスＢ （Ｈ）よりＦＦＦ （
Ｈ）に付は加え、また必要あれば受信データを加工して
アドレスＢよりデータを送出する。このとき受信パンフ
ァアドレスカウンク１２はＦＦＦ（Ｈ）の次に０００（
Ｈ）に戻るようになっていて、インクフェース４上のデ
ータは、第５図に示すように、アドレスＢ （Ｈ）より
ＦＦＦ（Ｈ）までの付加情報、さらに０００（Ｈ）より
Ａ（Ｈ）までの受信データの順で送出される。
以上の説明のように、本発明によれば、ｎ番地アクセス
後、０番地に戻るようなアドレスカウンタを持ち、受信
時にはＯ番地より格納し、送信時には（ｎ−ｋ）番地〜
０番地に付加情報を書込み、（ｎ −ｋ）番地より送信
することにより、ハードウェア量が少なくて済み、かつ
データヘッダの付加が容易になる優れた効果がある。
後、０番地に戻るようなアドレスカウンタを持ち、受信
時にはＯ番地より格納し、送信時には（ｎ−ｋ）番地〜
０番地に付加情報を書込み、（ｎ −ｋ）番地より送信
することにより、ハードウェア量が少なくて済み、かつ
データヘッダの付加が容易になる優れた効果がある。
第１図は本発明実施例データ伝送装置を含むデ二タ伝送
系の一例を示すブロック構成図。 第２図は本発明実施例データ伝送装置のブロック構成図
。 第３図は受信時の受信バッファ内の状態の一例を示す図
。 第４図は送信時の受信バンファ内の状態の一例を示す図
。 第５図は第４図におけるデータの送信の順番を示す図。 ３．４・・・インクフェース、５・・・データ伝送装置
、６．１３・・・ドライバレシーバ、７・・・受信バッ
ファ入力データセレクタ、１０・・・内部プロセッサ、
１１・・・受４ｆｓバッファ、１２・・・受信バンファ
アドレスカウンタ、１４・・・受信用ＦＩＦＯ１１６・
・・記憶部、１７・・・送信用ＦＩＦＯ。 特許出願人 日本電気株式会社 第１図 １し ■− 第３図 第４図 第５図
系の一例を示すブロック構成図。 第２図は本発明実施例データ伝送装置のブロック構成図
。 第３図は受信時の受信バッファ内の状態の一例を示す図
。 第４図は送信時の受信バンファ内の状態の一例を示す図
。 第５図は第４図におけるデータの送信の順番を示す図。 ３．４・・・インクフェース、５・・・データ伝送装置
、６．１３・・・ドライバレシーバ、７・・・受信バッ
ファ入力データセレクタ、１０・・・内部プロセッサ、
１１・・・受４ｆｓバッファ、１２・・・受信バンファ
アドレスカウンタ、１４・・・受信用ＦＩＦＯ１１６・
・・記憶部、１７・・・送信用ＦＩＦＯ。 特許出願人 日本電気株式会社 第１図 １し ■− 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （１１第１の外部装置と第２の外部装置との間に２種類
の異なるインタフェースを介して挿入され、前記２つの
インクフェースにそれぞれ接続されたデータ受信バッフ
ァを備えたデータ伝送装置において、 前記データ受信バッファは、 ０番地からｎ番地の容量を有し、 かつ前記第１の外部装置からの受信時には受信データを
前記θ番地から格納する手段と、前記第２の外部装置へ
の送信時には前記受信データに対する付加情報を（ｎ−
ｋ）番地から前記ｎ番地までに書込み、かつ前記（ｎ
−ｋ）番地から送信して前記付加情報、受信データの順
に送信する手段と を備えたことを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103195A JPS59226540A (ja) | 1983-06-08 | 1983-06-08 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103195A JPS59226540A (ja) | 1983-06-08 | 1983-06-08 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59226540A true JPS59226540A (ja) | 1984-12-19 |
| JPH0137018B2 JPH0137018B2 (ja) | 1989-08-03 |
Family
ID=14347731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103195A Granted JPS59226540A (ja) | 1983-06-08 | 1983-06-08 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200897A (ja) * | 1986-02-27 | 1987-09-04 | Nec Corp | ボタン電話装置 |
-
1983
- 1983-06-08 JP JP58103195A patent/JPS59226540A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62200897A (ja) * | 1986-02-27 | 1987-09-04 | Nec Corp | ボタン電話装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0137018B2 (ja) | 1989-08-03 |
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