JPS59224990A - 文字放送受信機 - Google Patents
文字放送受信機Info
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- JPS59224990A JPS59224990A JP9981983A JP9981983A JPS59224990A JP S59224990 A JPS59224990 A JP S59224990A JP 9981983 A JP9981983 A JP 9981983A JP 9981983 A JP9981983 A JP 9981983A JP S59224990 A JPS59224990 A JP S59224990A
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- signal
- memory
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、テレビジョン映像信号の垂直帰線消去期間を
利用し、その−水平走査期間を単位長とするデータパケ
ットにより伝送されてくる文字信号を受信する文字放送
受信機に係り、受信文字データの一時格納すること、お
よびページヘッダ一部に番組、ページ、日時などのメツ
セージを表示することに関する。
利用し、その−水平走査期間を単位長とするデータパケ
ットにより伝送されてくる文字信号を受信する文字放送
受信機に係り、受信文字データの一時格納すること、お
よびページヘッダ一部に番組、ページ、日時などのメツ
セージを表示することに関する。
〈従来技術〉
文字放送受信機（こおいて、ＴＶ−画面ページヘッダ一
部は、サービスシステム名、番組番号、ページ番号およ
び日時などのメツセージの表示Ｇこ用いられる。ところ
で、このようなメツセージが多数ある場合に、所望のメ
ツセージを表示させるには相当に長時間かかることがあ
る。また、このような多数のメツセージや或いは到来文
字データ信号をメモリしておくには相当に広いメモリス
ペースが必要となる。
部は、サービスシステム名、番組番号、ページ番号およ
び日時などのメツセージの表示Ｇこ用いられる。ところ
で、このようなメツセージが多数ある場合に、所望のメ
ツセージを表示させるには相当に長時間かかることがあ
る。また、このような多数のメツセージや或いは到来文
字データ信号をメモリしておくには相当に広いメモリス
ペースが必要となる。
〈目 的〉
本発明は、メツセージが多数ある場合でも、瞬時（こ所
望のメツセージをページヘッダ一部に表示させることか
でき、また多数のメツセージや文字データ信号の一時格
納のメモリスペースを特別に設ける必要をなくシ、メモ
リの有効活用が図れるよう【こすることを目的とする。
望のメツセージをページヘッダ一部に表示させることか
でき、また多数のメツセージや文字データ信号の一時格
納のメモリスペースを特別に設ける必要をなくシ、メモ
リの有効活用が図れるよう【こすることを目的とする。
〈実施例〉
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図はこの実施例に係る文字放送受信機のブロック構
成図であり、第２図は第１図の各部の信号のタイミング
チャートである。第１図において、１はテレビジョン信
号を受信し、後段の回路（こ映像信号ａを供給するチュ
ーナ、２けチューナ１からの映像信号ａを処理し、Ｒ（
赤）、Ｇ（緑）、Ｂ（青）信号ｋを再現する映像・色信
号処理回路、３Ｖｉ映像・色信号処理回路２からのテレ
ビ用のＲ，Ｇ、Ｂ信号にと後述の文字信号処理による文
字１図形用のＲ，Ｇ、Ｂ信号ｊとを混合し、（ｌｔＴ４
に表示出力ｔを与える映像混合回路である。
成図であり、第２図は第１図の各部の信号のタイミング
チャートである。第１図において、１はテレビジョン信
号を受信し、後段の回路（こ映像信号ａを供給するチュ
ーナ、２けチューナ１からの映像信号ａを処理し、Ｒ（
赤）、Ｇ（緑）、Ｂ（青）信号ｋを再現する映像・色信
号処理回路、３Ｖｉ映像・色信号処理回路２からのテレ
ビ用のＲ，Ｇ、Ｂ信号にと後述の文字信号処理による文
字１図形用のＲ，Ｇ、Ｂ信号ｊとを混合し、（ｌｔＴ４
に表示出力ｔを与える映像混合回路である。
５はチューナ１からの映像信号３に重畳している文字信
号を抜き取り、文字信号のレベルの半分のスライスレベ
ルにて該文字信号をスライスして２値のデジタル信号、
つまり文字データ信号すとしてバッファメモリ１７に与
えるデータ抜取回路、６はチューナ１からの映像信号ａ
から同期信号を分離し、水平同期信号Ｈ（第２図の１−
１ ）と垂直同期信号■（第２図の■）とを形成する同
期分離回路、７１１′ｉ水平同期信号１−［をクロック
として水平のライン数をカウントするとともに、１垂直
走査期間を１周期とする水平ラインカウンタ、８は水平
ラインカウンタ７の出力をデコードし、４つの信号ｃ、
ｅ、ｆおよびｇ（第２図のｃ、ｅ、ｆおよびｇ）を出力
するラインデコーダである。９は水平同期信号１−Ｉお
よびラインデコーダ８の信号Ｃとの論理積の出力として
ＣＰＵ２０の割り込み用端子（こ行アドレスデータ要求
信号ｄ（第２図のｄ）を与えるＮ Ａ Ｎ Ｉ）ゲート
、１０は全体の基本クロック信号を発生し、水平同期信
号■■により初期設定てれる基準発振器、１１は基準発
振器１０からのクロックにより列方向のカウンタとして
動作し、同じく水平同期信号Ｉ（により初期設定σれる
列カウンタ、１２ばＣＰＵ２０からの行アドレスデータ
を基にカウントを行い、列カウンタ１１からのキャリー
信号ｎｌこよりカウントアツプσれる行カウンタ、１３
は行アドレスデータ要求信号ｄｉこ応答するＣ Ｐ Ｕ
２０からの行アドレスデータをラッチする行アドレス
データラッチ回路、１４は回路アドレスｈおよびｉとＣ
ＰＵ２０のアドレスＡとをＣＰＵ２０の要求に応答して
切り換えるアドレス切換回路、１５Ｖ′ｉ、垂直同期信
号■とキーボード１６からのキー人力操作情報とを入力
するためのＩ１０ポート、１６は上記キーボード、１７
は文字データ信号すを棒全県するバッファメモリ、１８
にバッファメモリ１７の内容をＣＰＵ２０が解読した結
果、得られた文字表示データ、カラー、コンシール、フ
ラッシングの各表示データを格納し、表示情報として列
カウンタ１１、行カウンタ１２のカウントに対応して出
力する表示メモリである。
号を抜き取り、文字信号のレベルの半分のスライスレベ
ルにて該文字信号をスライスして２値のデジタル信号、
つまり文字データ信号すとしてバッファメモリ１７に与
えるデータ抜取回路、６はチューナ１からの映像信号ａ
から同期信号を分離し、水平同期信号Ｈ（第２図の１−
１ ）と垂直同期信号■（第２図の■）とを形成する同
期分離回路、７１１′ｉ水平同期信号１−［をクロック
として水平のライン数をカウントするとともに、１垂直
走査期間を１周期とする水平ラインカウンタ、８は水平
ラインカウンタ７の出力をデコードし、４つの信号ｃ、
ｅ、ｆおよびｇ（第２図のｃ、ｅ、ｆおよびｇ）を出力
するラインデコーダである。９は水平同期信号１−Ｉお
よびラインデコーダ８の信号Ｃとの論理積の出力として
ＣＰＵ２０の割り込み用端子（こ行アドレスデータ要求
信号ｄ（第２図のｄ）を与えるＮ Ａ Ｎ Ｉ）ゲート
、１０は全体の基本クロック信号を発生し、水平同期信
号■■により初期設定てれる基準発振器、１１は基準発
振器１０からのクロックにより列方向のカウンタとして
動作し、同じく水平同期信号Ｉ（により初期設定σれる
列カウンタ、１２ばＣＰＵ２０からの行アドレスデータ
を基にカウントを行い、列カウンタ１１からのキャリー
信号ｎｌこよりカウントアツプσれる行カウンタ、１３
は行アドレスデータ要求信号ｄｉこ応答するＣ Ｐ Ｕ
２０からの行アドレスデータをラッチする行アドレス
データラッチ回路、１４は回路アドレスｈおよびｉとＣ
ＰＵ２０のアドレスＡとをＣＰＵ２０の要求に応答して
切り換えるアドレス切換回路、１５Ｖ′ｉ、垂直同期信
号■とキーボード１６からのキー人力操作情報とを入力
するためのＩ１０ポート、１６は上記キーボード、１７
は文字データ信号すを棒全県するバッファメモリ、１８
にバッファメモリ１７の内容をＣＰＵ２０が解読した結
果、得られた文字表示データ、カラー、コンシール、フ
ラッシングの各表示データを格納し、表示情報として列
カウンタ１１、行カウンタ１２のカウントに対応して出
力する表示メモリである。
１９は表示メモリ１８からのパターンデータ、カラーデ
ータ、フラッシングデータ、コンシールデータが入力さ
れ、また、ＣＰＵ２０からのラースター背ｅ色、キーボ
ード１６からのコンシール解除情報等が入力てれ、各人
力に応答した文字、図形用のＲ，Ｇ、Ｂ、信号ｊを映像
混合回路３に与える表示コントロール回路、２０はプロ
グラムＲＯＭ２１のプログラム内容、Ｉ１０ポート１５
０入力情報、行アドレスデータ要求信号ｄ等【こより全
体の動作を制御するＣＰＵ１２１ｉｌ−ｊ：ＣＰＵ２０
の動作状態を指図するプログラムが予じめ格納きれてい
るプログラムＲＯＭ、 ２２ＶｉｃＰＵ２Ｑが動作上使
用し、データの一時格納やレジスタ、フラグ等に使用さ
れるワーキングＲＡＭである。
ータ、フラッシングデータ、コンシールデータが入力さ
れ、また、ＣＰＵ２０からのラースター背ｅ色、キーボ
ード１６からのコンシール解除情報等が入力てれ、各人
力に応答した文字、図形用のＲ，Ｇ、Ｂ、信号ｊを映像
混合回路３に与える表示コントロール回路、２０はプロ
グラムＲＯＭ２１のプログラム内容、Ｉ１０ポート１５
０入力情報、行アドレスデータ要求信号ｄ等【こより全
体の動作を制御するＣＰＵ１２１ｉｌ−ｊ：ＣＰＵ２０
の動作状態を指図するプログラムが予じめ格納きれてい
るプログラムＲＯＭ、 ２２ＶｉｃＰＵ２Ｑが動作上使
用し、データの一時格納やレジスタ、フラグ等に使用さ
れるワーキングＲＡＭである。
２３は水平表示期間制御信号、０とラインデコーダ８か
らの信号ｆとにより垂直表示期間を制御する回路、２４
は水平同期信号Ｈとラインデコーダ８からの信号ｇとの
論理積をとり、その出力信号９（第２図９）を行カウン
タ１２ｉこ与えるへＮＤゲートである。
らの信号ｆとにより垂直表示期間を制御する回路、２４
は水平同期信号Ｈとラインデコーダ８からの信号ｇとの
論理積をとり、その出力信号９（第２図９）を行カウン
タ１２ｉこ与えるへＮＤゲートである。
次に、上記構成の各部をこおける入・出力信号について
説明する。符号ａは、文字信号が重畳σれている映像信
号、ｂは映像信号から抜き取られ、スライスてれてなる
デジクル信号としての文字データ信号、ＣはＣＰＵ２０
へ行アドレスデータを要求するためのコントロール信号
（第２図ｃ）であり、水平同期信号Ｈの９Ｈ目〜１５Ｈ
目、２゜Ｈ目、３９Ｈ目、５ ｌ Ｈ目に“１“レベル
を示す信号である。ｄＵｃｐＬＪ２０１こ対し行アドレ
スデータを要求する水平同期信号Ｈに同期した信号（第
２図のｄ）であり、９ Ｈ目〜１５ ｔｈ目、２０トＩ
目、３９８目、５１［Ｉ目の水平同期信号と同期して出
力される行アドレスデータ要求信号である。
説明する。符号ａは、文字信号が重畳σれている映像信
号、ｂは映像信号から抜き取られ、スライスてれてなる
デジクル信号としての文字データ信号、ＣはＣＰＵ２０
へ行アドレスデータを要求するためのコントロール信号
（第２図ｃ）であり、水平同期信号Ｈの９Ｈ目〜１５Ｈ
目、２゜Ｈ目、３９Ｈ目、５ ｌ Ｈ目に“１“レベル
を示す信号である。ｄＵｃｐＬＪ２０１こ対し行アドレ
スデータを要求する水平同期信号Ｈに同期した信号（第
２図のｄ）であり、９ Ｈ目〜１５ ｔｈ目、２０トＩ
目、３９８目、５１［Ｉ目の水平同期信号と同期して出
力される行アドレスデータ要求信号である。
ｅはバッファメモリ１７に文字データ信号を格納する期
間を決定する信号（第２図のｅ）であり、水平同期信号
Ｈのｌ Ｑ Ｈ目〜１６Ｔ（目、２１ Ｈ目に７１″レ
ベルを示す信号である。ｆＪｄ垂直方向の表示期間を制
御する信号（第２図のｆ）であり、水平同期信号Ｈの４
０Ｈ目〜２４３Ｈ目に７１“レベルを示す信号である。
間を決定する信号（第２図のｅ）であり、水平同期信号
Ｈのｌ Ｑ Ｈ目〜１６Ｔ（目、２１ Ｈ目に７１″レ
ベルを示す信号である。ｆＪｄ垂直方向の表示期間を制
御する信号（第２図のｆ）であり、水平同期信号Ｈの４
０Ｈ目〜２４３Ｈ目に７１“レベルを示す信号である。
ｇはＣＰ Ｕ ２０からの行アドレスデータを行カウン
タ１２１こプリセットするためのコントロール信号（第
２図のｇ）、ｈは列カラ／り１１からの水平方向のアド
レスカウンタ出力信号 １１／はバッファメモリ１７お
よヒ表示メモリ１８の下桁アドレス信号である。この下
桁アドレス信号ｈ′ハアドレス切換回路１４により切換
られて出力されるアドレスカウンタ出力信号すまたはＣ
ＰＵ２０からのアドレス信号Ａである。
タ１２１こプリセットするためのコントロール信号（第
２図のｇ）、ｈは列カラ／り１１からの水平方向のアド
レスカウンタ出力信号 １１／はバッファメモリ１７お
よヒ表示メモリ１８の下桁アドレス信号である。この下
桁アドレス信号ｈ′ハアドレス切換回路１４により切換
られて出力されるアドレスカウンタ出力信号すまたはＣ
ＰＵ２０からのアドレス信号Ａである。
ｉは行カウンタ１２からの垂直方向のアドレスカウンタ
出力信号、ｉ’Ｕバッファメモリ１７および表示メモリ
１８の上桁アドレス信号である。この上桁アドレス信号
ｌ′ハアドレス切換回路１４Ｇこより切換えられて出力
σれる上桁アドレス信号ｉ′またはＣＰＵ２０からのア
ドレス信号Ａである。Ｊは文字・図形用Ｒ，Ｇ、Ｂ、信
号、ｋは映像・色信号処理回路２からのテレビジョン用
Ｒ１Ｇ、Ｂ、 ｉ号、ｔは前記両Ｒ，Ｇ、Ｂ、信号の混
合信号である。ｍはＣＩ） Ｕ ２０から行アドレスデ
ークラッチ回路１３に入力されてラッチきれている信号
であり、行カウンタ１２＋こ出力される。ｎｌ″ｊ：列
カウンタ１１から行カウンタ１２ｉこ与えられて行カウ
ンタ１２のクロック信号として行カウンタ１２をカウン
トアツプするキャリー信号、０は列カウンタ１１から表
示期間制御回路２３に与えられて水平方向の表示期間を
制御する信号、ｐＨ表示期間制御回路２３から表示メモ
リ１８および表示コントロール１９に与えられて水平・
垂直の各方向の表示範囲を決定する信号である。９はＡ
ＮＤゲート２４から行カウンタ１２＋こ与えられて行ア
ドレスデータラッチ回路１３からの行アドレス信号ｍを
行カウンタ１２にプリセットするための信号（第２図の
９）である。なお、Ａはアドレスバス、Ｄはデータバス
である。
出力信号、ｉ’Ｕバッファメモリ１７および表示メモリ
１８の上桁アドレス信号である。この上桁アドレス信号
ｌ′ハアドレス切換回路１４Ｇこより切換えられて出力
σれる上桁アドレス信号ｉ′またはＣＰＵ２０からのア
ドレス信号Ａである。Ｊは文字・図形用Ｒ，Ｇ、Ｂ、信
号、ｋは映像・色信号処理回路２からのテレビジョン用
Ｒ１Ｇ、Ｂ、 ｉ号、ｔは前記両Ｒ，Ｇ、Ｂ、信号の混
合信号である。ｍはＣＩ） Ｕ ２０から行アドレスデ
ークラッチ回路１３に入力されてラッチきれている信号
であり、行カウンタ１２＋こ出力される。ｎｌ″ｊ：列
カウンタ１１から行カウンタ１２ｉこ与えられて行カウ
ンタ１２のクロック信号として行カウンタ１２をカウン
トアツプするキャリー信号、０は列カウンタ１１から表
示期間制御回路２３に与えられて水平方向の表示期間を
制御する信号、ｐＨ表示期間制御回路２３から表示メモ
リ１８および表示コントロール１９に与えられて水平・
垂直の各方向の表示範囲を決定する信号である。９はＡ
ＮＤゲート２４から行カウンタ１２＋こ与えられて行ア
ドレスデータラッチ回路１３からの行アドレス信号ｍを
行カウンタ１２にプリセットするための信号（第２図の
９）である。なお、Ａはアドレスバス、Ｄはデータバス
である。
このような構成において、ＣＰＵ２０への行アドレスデ
ータ要求信号ｄ（第２図のｄ）の３９Ｈ目、５１Ｈ目の
信号は、第３図に示す表示画面２５０ペ一ジヘツダ一部
２６に対し、送信側からのメツセージ１２７以外の同じ
く第３図に示す各メツセージ２．メツセージ３２Ｂ、２
９．・・・メツセージｎ３０を表示させるために使用さ
れる。このメツセージの例を第４図〜第６図に示す。第
４図（ａ）は番組と、ページ指定のとき、第４図（ｂ）
はマルチメモリによる登録のときの番組、ページ指定の
とき、第４図（Ｃ） １４文字画像更新停止のときのそ
れぞれのメツセージを示す。第５図（ａ）は文字放送受
信機１こ備見られているリモートコントロール装置の上
記登録のための記憶キー人力時、第５図（ｂ） Ｕ同じ
く再生のための再生キー人力時のそれぞれのメツセージ
を示す。第６図（ａ）ｉｌ″ｊ指定番組が到来するまで
の間、第６図（ｂ）は、指定番組が送出されていないと
きのそれぞれのメツセージを示す。この実施例では後述
するＣ ＰＵ２０の動作により、元のページヘッダ一部
２６に表示されるメツセージの内容を消すことなく、別
に表示したいメツセージと差し替えることができるよう
にしている。また、多数のメツセージを予じめ準備して
おくことにより、４０■］目と５２Ｈ目の行アドレスを
指示するだけで上記差し替えを瞬時に行わせることがで
きる。
ータ要求信号ｄ（第２図のｄ）の３９Ｈ目、５１Ｈ目の
信号は、第３図に示す表示画面２５０ペ一ジヘツダ一部
２６に対し、送信側からのメツセージ１２７以外の同じ
く第３図に示す各メツセージ２．メツセージ３２Ｂ、２
９．・・・メツセージｎ３０を表示させるために使用さ
れる。このメツセージの例を第４図〜第６図に示す。第
４図（ａ）は番組と、ページ指定のとき、第４図（ｂ）
はマルチメモリによる登録のときの番組、ページ指定の
とき、第４図（Ｃ） １４文字画像更新停止のときのそ
れぞれのメツセージを示す。第５図（ａ）は文字放送受
信機１こ備見られているリモートコントロール装置の上
記登録のための記憶キー人力時、第５図（ｂ） Ｕ同じ
く再生のための再生キー人力時のそれぞれのメツセージ
を示す。第６図（ａ）ｉｌ″ｊ指定番組が到来するまで
の間、第６図（ｂ）は、指定番組が送出されていないと
きのそれぞれのメツセージを示す。この実施例では後述
するＣ ＰＵ２０の動作により、元のページヘッダ一部
２６に表示されるメツセージの内容を消すことなく、別
に表示したいメツセージと差し替えることができるよう
にしている。また、多数のメツセージを予じめ準備して
おくことにより、４０■］目と５２Ｈ目の行アドレスを
指示するだけで上記差し替えを瞬時に行わせることがで
きる。
行アドレスデータ要求信号の３９Ｈ目の信号はどのメツ
セージのアドレスにするかを要求し、５１Ｈ目の信号は
メツセージ終了後、どのアドレスから表示するかを要求
する。それぞれの要求信号ｄによりＣＰＵ２０は行アド
レスデータラッチ回路１３に対し、相応のデータを与え
てラッチさせる。
セージのアドレスにするかを要求し、５１Ｈ目の信号は
メツセージ終了後、どのアドレスから表示するかを要求
する。それぞれの要求信号ｄによりＣＰＵ２０は行アド
レスデータラッチ回路１３に対し、相応のデータを与え
てラッチさせる。
プリセット用信号９の４０）Ｉ目の信号は、メツセージ
の開始アドレス、同じくその５２Ｈ目の信号は、メツセ
ージの終了アドレスを行カウンタ１２にプリセットする
タイミング信号となる。したがって、第３図の各メツセ
ージ２８ 、２９ 、・・・は、上記した各信号をこよ
り元のメツセージと、ページヘッダ一部２６において自
由に差し替えることができる。第３図の各メツセージ２
Ｂ、２９．・・・は、表示メモリ１８の任意の記憶エリ
アに予じめ格納されているが、その格納のアドレスはＣ
Ｐ Ｕ３Ｏが設定するため、表示メモリ１８には各メツ
セージ２８．２９．・・・を格納するためのまとまった
記憶エリアを設けておく必要がない。したがって、各メ
ツセージは表示メモリ１８の未使用記憶エリアに点在さ
せておくことが可能となる。バッファメモリに於ても同
様に各多重水平ラインに重畳σれた文字データを多重水
平ライン単位にＣＰＵＵ、任意のメモリエリアに文字デ
ータを格納しておくことができる。このため、バッファ
メモリ１７と表示メモ！ｊｌＥＨ；ｔ、同一のメモリブ
ロック内におくことも可能となる。
の開始アドレス、同じくその５２Ｈ目の信号は、メツセ
ージの終了アドレスを行カウンタ１２にプリセットする
タイミング信号となる。したがって、第３図の各メツセ
ージ２８ 、２９ 、・・・は、上記した各信号をこよ
り元のメツセージと、ページヘッダ一部２６において自
由に差し替えることができる。第３図の各メツセージ２
Ｂ、２９．・・・は、表示メモリ１８の任意の記憶エリ
アに予じめ格納されているが、その格納のアドレスはＣ
Ｐ Ｕ３Ｏが設定するため、表示メモリ１８には各メツ
セージ２８．２９．・・・を格納するためのまとまった
記憶エリアを設けておく必要がない。したがって、各メ
ツセージは表示メモリ１８の未使用記憶エリアに点在さ
せておくことが可能となる。バッファメモリに於ても同
様に各多重水平ラインに重畳σれた文字データを多重水
平ライン単位にＣＰＵＵ、任意のメモリエリアに文字デ
ータを格納しておくことができる。このため、バッファ
メモリ１７と表示メモ！ｊｌＥＨ；ｔ、同一のメモリブ
ロック内におくことも可能となる。
次ｌこＣＰＵ２０の動作を説明する。第７図は各メモリ
のメモリ構成を示す。このメモリ構成において、φφφ
φＨ〜ＩＦＦＦＨｉｌ−ｊニブログラムＲＯＭ２１の記
憶エリア（８にバイト）、２φφφＨ〜３ Ｆ Ｆ Ｆ
Ｉ−１は表示メモリ１８（ただし、画面表示用のみ）
とバッファメモリ１７の記憶エリア（８Ｉ（バイト）、
４φφφトＩ〜４３ Ｆ Ｆ Ｈは色メモリの記憶エリ
ア（］、にバイト）、７８φφ１−Ｉ〜８φφφＦＩ
ｉワークＲＡＭ２２の記憶エリアである。
のメモリ構成を示す。このメモリ構成において、φφφ
φＨ〜ＩＦＦＦＨｉｌ−ｊニブログラムＲＯＭ２１の記
憶エリア（８にバイト）、２φφφＨ〜３ Ｆ Ｆ Ｆ
Ｉ−１は表示メモリ１８（ただし、画面表示用のみ）
とバッファメモリ１７の記憶エリア（８Ｉ（バイト）、
４φφφトＩ〜４３ Ｆ Ｆ Ｈは色メモリの記憶エリ
ア（］、にバイト）、７８φφ１−Ｉ〜８φφφＦＩ
ｉワークＲＡＭ２２の記憶エリアである。
ところで、表示メモリ１日のメモリ容量（こおいて、実
際の必要画面データは、横３１バイト、縦２０４ライン
であるが、読み出しカウンタの動作を簡単にするため横
を３２バイトにする。したがって、このメモリ容量は３
２バイト×２０４ラインー６５２８バイトである。この
ことから２φφφＩ−ｉ〜３９７ Ｅ、Ｉ−１を表示メ
モリ１８．３９Ａφ目〜３Ｂ９ＦＨをバッファメモリ（
多重ｆ］の１０トＩ〜１６１１１２１Ｈの文字放送デー
タを一旦格納する）、３１）φφｆ（，３Ｅ ７ Ｅ
Ｈをページヘッダー２ （ＰＩ（−２）、３Ｅ８φＨ〜
３ Ｆ Ｆ Ｅ Ｈをページヘッダー ３ （Ｐ Ｈ−
３）、とする。また、第８図のよう（こ、ページヘッダ
一部を横３１バイト、縦］２ラインにて構成する。この
ページヘッダ一部は１画面を第９図のようをこ縦１７段
にて構成したときの１段目【こあたるものである。
際の必要画面データは、横３１バイト、縦２０４ライン
であるが、読み出しカウンタの動作を簡単にするため横
を３２バイトにする。したがって、このメモリ容量は３
２バイト×２０４ラインー６５２８バイトである。この
ことから２φφφＩ−ｉ〜３９７ Ｅ、Ｉ−１を表示メ
モリ１８．３９Ａφ目〜３Ｂ９ＦＨをバッファメモリ（
多重ｆ］の１０トＩ〜１６１１１２１Ｈの文字放送デー
タを一旦格納する）、３１）φφｆ（，３Ｅ ７ Ｅ
Ｈをページヘッダー２ （ＰＩ（−２）、３Ｅ８φＨ〜
３ Ｆ Ｆ Ｅ Ｈをページヘッダー ３ （Ｐ Ｈ−
３）、とする。また、第８図のよう（こ、ページヘッダ
一部を横３１バイト、縦］２ラインにて構成する。この
ページヘッダ一部は１画面を第９図のようをこ縦１７段
にて構成したときの１段目【こあたるものである。
次に、ＣＰＵ２０の動作を第１１図のフローチャートを
中心番こしながら説明する。この説明において、第１０
図（ａ） ｔこ１画面の、第１０図（＋））にバッファ
メモリ１７の、第１０図（Ｃ）にページヘッダー２（ｐ
ロー２）の、第１０図（ｄ）にページヘッダー３（ＰＨ
−３）の、それぞれのメモリ構成を示す。
中心番こしながら説明する。この説明において、第１０
図（ａ） ｔこ１画面の、第１０図（＋））にバッファ
メモリ１７の、第１０図（Ｃ）にページヘッダー２（ｐ
ロー２）の、第１０図（ｄ）にページヘッダー３（ＰＨ
−３）の、それぞれのメモリ構成を示す。
Ｃ；ＰＵ２０は行アドレスデータ要求信号ｄにより割り
込み処理モードになる。ｃｐｕ２０ｉｌ−ｊ：この信号
ｄによりステップｎ、ｌこおいて、９Ｉ］の割り込みモ
ードか否かを判断する。９Ｈの割り込みモードのときは
ＹＥＳと判定して第１０図（ｂ）のバッファメモリ１７
のＩＯＨの先頭アドレス３９ＡφＨをステップｎ２で設
定し、次いで設定した先頭アドレスデータを行アドレス
データラッチ回路１３＋こステップｎ８で出力する。次
に、１０Ｈの行アドレスデータ要求信号ｄの割り込みが
かかる前に、信号９により行カウンタ１２へ、行アドレ
スデータラッチ回路１３＋こラッチされている先頭アド
レスデータを出力させる。ステップｎ１で９Ｈの行アド
レスデータ要求信号ｄの割り込みでないためＮｏと判定
したときは、ステップｎ４に進む。このステップｎ４に
おいて、１Ｑｆ（〜２ Ｏｆ（の行アドレスデータ要求
信号ｄの割り込みの場合はＮＯと判定してステップｎに
進む。このステップｎ５１こおいても１０Ｈ〜２ Ｑ
Ｉ−１の行アドレスデータ要求信号ｄの割り込みの場合
は同じ＜Ｎｏと判定してステップｎ６に進む。このＩＯ
Ｈ〜２０Ｈの行アドレスデータ要求信号ｄｉこよる割り
込みがＣＰＵ２Ｑｔこかかる場合は、ステップｎ６にお
いて、ＣＰＵ２０は該ＣＰＵ２０からの前回の出力デー
タにφ φ ４ φＨを加算して後、ステップｎ３に進
む。
込み処理モードになる。ｃｐｕ２０ｉｌ−ｊ：この信号
ｄによりステップｎ、ｌこおいて、９Ｉ］の割り込みモ
ードか否かを判断する。９Ｈの割り込みモードのときは
ＹＥＳと判定して第１０図（ｂ）のバッファメモリ１７
のＩＯＨの先頭アドレス３９ＡφＨをステップｎ２で設
定し、次いで設定した先頭アドレスデータを行アドレス
データラッチ回路１３＋こステップｎ８で出力する。次
に、１０Ｈの行アドレスデータ要求信号ｄの割り込みが
かかる前に、信号９により行カウンタ１２へ、行アドレ
スデータラッチ回路１３＋こラッチされている先頭アド
レスデータを出力させる。ステップｎ１で９Ｈの行アド
レスデータ要求信号ｄの割り込みでないためＮｏと判定
したときは、ステップｎ４に進む。このステップｎ４に
おいて、１Ｑｆ（〜２ Ｏｆ（の行アドレスデータ要求
信号ｄの割り込みの場合はＮＯと判定してステップｎに
進む。このステップｎ５１こおいても１０Ｈ〜２ Ｑ
Ｉ−１の行アドレスデータ要求信号ｄの割り込みの場合
は同じ＜Ｎｏと判定してステップｎ６に進む。このＩＯ
Ｈ〜２０Ｈの行アドレスデータ要求信号ｄｉこよる割り
込みがＣＰＵ２Ｑｔこかかる場合は、ステップｎ６にお
いて、ＣＰＵ２０は該ＣＰＵ２０からの前回の出力デー
タにφ φ ４ φＨを加算して後、ステップｎ３に進
む。
ステップｎ４においてどのメツセージのアドレスにする
かを要求するために３９１４の行アドレスデータ要求信
号ｄｉこよる割り込みがかかる場合は、ＹＥＳと判定し
てステップｎに進む。ステップｎ７においては、水平同
期信号４ Ｑ Ｈのデータが第１０図（Ｃ）に示すＰ
Ｈ−２の表示のためのデータが否かをキーボード１６の
入力から判断し、そうであるならＩＪＹＥｓと判定して
ステップｎ８１こおいてＰ ｌｌ−２の先頭アドレスを
行アドレスデータラッチ回路１３に設定する。そうでな
ければＮＯと判定してステップｎ９において第１０図（
ｄ）に示すＰ ｆ−Ｔ −３の表示のためのデータか否
かを判断する。そうであるならばＹＥＳと判定してステ
ップｎ、。（こ進み、このステップ”１０においてＰ
Ｈ−３の先頭アドレスを行アドレスデークラッチ回路１
３に設定し、そうでないならばＮｏと判定してステップ
”Ｉ＋に進み、このステップ”Ｉ＋ ’こおいて行アド
レスデータラッチ回路１３にＰＨ−１の先頭アドレスを
設定する。
かを要求するために３９１４の行アドレスデータ要求信
号ｄｉこよる割り込みがかかる場合は、ＹＥＳと判定し
てステップｎに進む。ステップｎ７においては、水平同
期信号４ Ｑ Ｈのデータが第１０図（Ｃ）に示すＰ
Ｈ−２の表示のためのデータが否かをキーボード１６の
入力から判断し、そうであるならＩＪＹＥｓと判定して
ステップｎ８１こおいてＰ ｌｌ−２の先頭アドレスを
行アドレスデータラッチ回路１３に設定する。そうでな
ければＮＯと判定してステップｎ９において第１０図（
ｄ）に示すＰ ｆ−Ｔ −３の表示のためのデータか否
かを判断する。そうであるならばＹＥＳと判定してステ
ップｎ、。（こ進み、このステップ”１０においてＰ
Ｈ−３の先頭アドレスを行アドレスデークラッチ回路１
３に設定し、そうでないならばＮｏと判定してステップ
”Ｉ＋に進み、このステップ”Ｉ＋ ’こおいて行アド
レスデータラッチ回路１３にＰＨ−１の先頭アドレスを
設定する。
次に、ステップｎ５においてメツセージ終了後どのアド
レスから表示するかを要求するため５ ｌ ｆ−Ｉの行
アドレスデータ要求信号ｄによる割込みがかかり、Ｙｌ
ζＳと判定したときはステップｎ１２に進む。このステ
ップ”＋２においては水平同期信号の５２Ｈにて表示す
る画面の１３ライン目の先頭アドレスを設定する。この
ようにして、行アドレスデータ要求信号ｄの３９Ｈによ
る割り込みがかかったときに、文字放送の１段目にある
ページヘッダー０画面内容を消すことなく、Ｐ Ｈ−］
、 Ｐ Ｈ−２、Ｐ １−１−３の先頭アドレスを出
力することにより第４図〜第６図のような全く別のメツ
セージの表示を行い、文字放送のページヘッダ一部と差
し替えることができる。
レスから表示するかを要求するため５ ｌ ｆ−Ｉの行
アドレスデータ要求信号ｄによる割込みがかかり、Ｙｌ
ζＳと判定したときはステップｎ１２に進む。このステ
ップ”＋２においては水平同期信号の５２Ｈにて表示す
る画面の１３ライン目の先頭アドレスを設定する。この
ようにして、行アドレスデータ要求信号ｄの３９Ｈによ
る割り込みがかかったときに、文字放送の１段目にある
ページヘッダー０画面内容を消すことなく、Ｐ Ｈ−］
、 Ｐ Ｈ−２、Ｐ １−１−３の先頭アドレスを出
力することにより第４図〜第６図のような全く別のメツ
セージの表示を行い、文字放送のページヘッダ一部と差
し替えることができる。
〈効 果〉
以上のように、本発明によれば、ＣＰＵと、文字信号お
よび複数のメツセージの格納のアドレスがＣＰＵにより
設定てれるメモリと、メツセージを差し替えて表示する
ために操作σれるキーボードとを備え、水平同期信号に
同期するアドレスデータ要求信号をＣＰＵ１こ与えるこ
と（こよりＣＰＵは前記文字信号およびメツセージのア
ドレスをメモリ番こ与えるようにしたので、受信者は所
望のメツセージを瞬時に差し替えて表示させることがで
きる。また、メモリへのメツセージや到来文字データ信
号の格納アドレスはＣＰＵ１こより設定するので、メツ
セージや文字データ信号のため【こ特別にまとまったメ
モリスペースを必要としなくなり、したがってメモリを
有効に活用することができる。
よび複数のメツセージの格納のアドレスがＣＰＵにより
設定てれるメモリと、メツセージを差し替えて表示する
ために操作σれるキーボードとを備え、水平同期信号に
同期するアドレスデータ要求信号をＣＰＵ１こ与えるこ
と（こよりＣＰＵは前記文字信号およびメツセージのア
ドレスをメモリ番こ与えるようにしたので、受信者は所
望のメツセージを瞬時に差し替えて表示させることがで
きる。また、メモリへのメツセージや到来文字データ信
号の格納アドレスはＣＰＵ１こより設定するので、メツ
セージや文字データ信号のため【こ特別にまとまったメ
モリスペースを必要としなくなり、したがってメモリを
有効に活用することができる。
図面は本発明の実施例を示し、第１図は文字放送受信機
の全体のブロック図、第２図は第１図の各部の信号のタ
イミングチャート、第３図はページヘッダ一部へのメツ
セージの差し替えの説明に供する図、第４図〜第６図は
メツセージの例を示す図、第７図はメモリの構成を示す
図、第８図はページヘッダ一部のメモリ構成を示す図、
第９図は１画面表示のためのメモリ構成を示す図、第１
０図（ａ）〜（ｄ′）はそれぞれ１画面、バッファメモ
リ、ページヘッダー２、ページヘッダー３の各メモリ構
成を示す図、第１１図は第１図のブロックの動作説明に
供するフローチャートである。 ８・・・ラインデコーダ、９・・・ＮＡＮＤゲート、１
２・・・行カウンタ、１３・・・行アドレスデータラッ
チ回路、１６・・・キーボード、１７・・・バッファメ
モリ、１８・・・表示メモリ、２０・・・ＣＰ Ｕ０ｅ
Ｌ４ 特開昭５９−２２４９９０（８） 八 ヤ ５ ； ζ ５ 腎 ａ ＃ 野 奢
轡 竜＋ｒ１ −ｉ％ｌ ｅＱ嘘Ｌしｌψト韓ψ８二だき マ 目 ζ ” ” ｌ ｌ ｐ ａ ａ
＆＋−Ｎ ｅＱ ＊ ＶＩ Ｃ６ト（１０ｅｒｒ
１：ｌ−”＋＋！罰管
の全体のブロック図、第２図は第１図の各部の信号のタ
イミングチャート、第３図はページヘッダ一部へのメツ
セージの差し替えの説明に供する図、第４図〜第６図は
メツセージの例を示す図、第７図はメモリの構成を示す
図、第８図はページヘッダ一部のメモリ構成を示す図、
第９図は１画面表示のためのメモリ構成を示す図、第１
０図（ａ）〜（ｄ′）はそれぞれ１画面、バッファメモ
リ、ページヘッダー２、ページヘッダー３の各メモリ構
成を示す図、第１１図は第１図のブロックの動作説明に
供するフローチャートである。 ８・・・ラインデコーダ、９・・・ＮＡＮＤゲート、１
２・・・行カウンタ、１３・・・行アドレスデータラッ
チ回路、１６・・・キーボード、１７・・・バッファメ
モリ、１８・・・表示メモリ、２０・・・ＣＰ Ｕ０ｅ
Ｌ４ 特開昭５９−２２４９９０（８） 八 ヤ ５ ； ζ ５ 腎 ａ ＃ 野 奢
轡 竜＋ｒ１ −ｉ％ｌ ｅＱ嘘Ｌしｌψト韓ψ８二だき マ 目 ζ ” ” ｌ ｌ ｐ ａ ａ
＆＋−Ｎ ｅＱ ＊ ＶＩ Ｃ６ト（１０ｅｒｒ
１：ｌ−”＋＋！罰管
Claims (1)
- １１１ｃＰＵと、文字信号が重畳でれた映像信号より得
られた２値の文字信号および複数のメツセージの格納の
アドレスがＣＰＵにより設定されるメモリと、メツセー
ジを差し替えて表示するために操作されるキーボードと
を備え、水平同期信号に同期するアドレスデータ要求信
号をＣＰＵに与えることによりＣＰＵは前記文字信号を
一時格納する為の位置を示すアドレスおよびメツセージ
の表示開始及び戻りのアドレスをメモＩＪ ｌこ与える
文字放送受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9981983A JPS59224990A (ja) | 1983-06-04 | 1983-06-04 | 文字放送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9981983A JPS59224990A (ja) | 1983-06-04 | 1983-06-04 | 文字放送受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224990A true JPS59224990A (ja) | 1984-12-17 |
Family
ID=14257440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9981983A Pending JPS59224990A (ja) | 1983-06-04 | 1983-06-04 | 文字放送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219487A (ja) * | 1991-07-19 | 1993-08-27 | Samsung Electron Co Ltd | テレテキストディスプレイ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424532A (en) * | 1977-07-27 | 1979-02-23 | Hitachi Ltd | Reception unit for still picture signal |
| JPS5459018A (en) * | 1977-10-19 | 1979-05-12 | Sanyo Electric Co Ltd | Character signal receiving circuit |
| JPS54114036A (en) * | 1978-02-25 | 1979-09-05 | Matsushita Electric Ind Co Ltd | Display unit |
| JPS57201391A (en) * | 1981-06-03 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Character information receiver |
-
1983
- 1983-06-04 JP JP9981983A patent/JPS59224990A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424532A (en) * | 1977-07-27 | 1979-02-23 | Hitachi Ltd | Reception unit for still picture signal |
| JPS5459018A (en) * | 1977-10-19 | 1979-05-12 | Sanyo Electric Co Ltd | Character signal receiving circuit |
| JPS54114036A (en) * | 1978-02-25 | 1979-09-05 | Matsushita Electric Ind Co Ltd | Display unit |
| JPS57201391A (en) * | 1981-06-03 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Character information receiver |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219487A (ja) * | 1991-07-19 | 1993-08-27 | Samsung Electron Co Ltd | テレテキストディスプレイ装置 |
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