JPS5922152A

JPS5922152A - 共有メモリのアクセス制御方法

Info

Publication number: JPS5922152A
Application number: JP13101282A
Authority: JP
Inventors: Haruyoshi Kakiya; 垣谷　治善
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1982-07-27
Filing date: 1982-07-27
Publication date: 1984-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は共有メモリのアクセス制御方法に関し、特に
ひとつの共有メモリを複数の処理装置等でランダムにア
クセスする場合の制御方法に関する。

近年、コンピュータ業界においてはマルチ７°ロセノザ
（マルチＣＰＵ）形式を採用したマーキテクチャーが一
般化する傾向にある。その際、コスト効率の悪いメモリ
の省資源化のために、ひとつのメモリを多数の処理装置
で共有して用１．する制御方法がいくつか公表されてい
る。

その制御方法としては例えばマルチノくス３杉式のシス
テムがある。このシステムはマルチプロセッサ形式の概
念を一般化したもので、中央処理装置。

（ＣＰＵ）、Ｉ１０プロセッサ等のすべての周辺装Ｋｔ
ｙドレスバス、データ／（ス、コントロールバスを介し
て１つの共有メモリと結合するものである。しかし、こ
のシステムは通常周辺装置の数が多い大システムには有
効であるが、小さなシステムではデータの衝突等を防止
する為の／（スコントローラを各周辺装置毎に設けなく
てはならな（まため、コスト効率が非常に悪くなる。

第１図に通常小さなシステムに採用されてｌ／）る制御
方法の一例を示す。この制御方法の特徴は２つ以上のＣ
ＰＵがメモリ３０ヲアクセスする場合に生ずるデータの
衝突の防止の為に各ＣＰＵ間に設けたデータ衝突回避手
段であるハンドシェークラインＨ８である。このハンド
シェークラインによって、ＣＰＵは他のＣＰＵがメモリ
３ｏをアクセスしているか否かを識別することができる
ようになる。全体的動作について簡単に説明すると、ま
ず、各ＣＰＵは前記ハンドシェークラインによって他の
ＣＰＵがメモリ３０をアクセスしていないことを認知し
た後、メモリアクセス要求信号ＡＲＩ　、ＡＲｌ・・・
ＡＲｎをバスコントローラ４ｏに出力する。該メモリア
クセス要求信号を受入したバスコントローラ４０はどの
ＣＰＵがメモリ３０′ｆ、アクセスしているかを判別し
、該判別結果に基づいてどのアドレスバスＡＢ１　、Ａ
Ｒｌ　”’　ＡＢｎおよびデータバスＤＢ、　。

ＤＢ、・・・ＤＢｎを選択するかを示す適宜な信号ＳＬ
ヲアトレスハスセレクタ１０およびデータバスセレクタ
２０に対して出力する。これにょシ、アドレスバスセレ
クタ１０およびデータバスセレクタ圀は所定のアドレス
バスおよびデータバスをそれぞれ選択し、該選択したア
ドレスバスおよびデータバスのアドレス信号、データ信
号をメモリ３０に対してアクセスするよう動作する。

しかるに、この制御方法において上記ハンドシェークラ
インは通常ソフトウェアで制御されるため、制御のオー
バーヘッドが長くなり、さらに共有メモリをアクセスす
るＣＰＵ０数が増加すると制御が複雑になるという不都
合を有するものである。

この発明は上記実情に鑑みてなされたものであり、共有
メモリを複数の処理装置でアクセスする場合、各処理装
置間にハンドシェモインを設けずにデータの衝突を防止
し得る共有メモリのアクセス制御方法を提供することを
目的とする。

すなわちこの発明は、共有メモリの所定のアドレス領域
に複数の処理装置にそれぞれ対応する識別コード（以下
パスワードという）を記憶させるとともに、前記複数の
処理装置からの該共有メモリに対する同時のアクセス要
求に際して、唯ひとつの処理装置のアドレスバスおよび
データバスのみ前記共有メモリに接続することにより前
記パスワードの読出しを行い、処理装置では前記共有メ
モリより読出された該パスワードを自身の有するパスワ
ードと照合することによυ、前記共有メモリのアクセス
権を得たか否かを検知するようにしたものである。

以下、この発明にかかる共有メモリのアクセス制御方法
を添付図面に示す実施例にしたがって詳細に説明する。

第２図はこの発明にかかる共有メモリのアクセス制御方
法の一実施例の構成を示すものであり、第１図と同様の
機能な有するものについては同一番号を付してあり重複
する説明は省略する。第１図との主な構成上の違いはハ
ンドシェークラインＨＳを除いたこと、データバスＤＢ
、、ＤＢ２．・・・ＤＢｎにプルアップ抵抗Ｒ，，Ｒ，
−Ｒｎをビットごとに接続したことである。なお、アド
レスセレクタ１０、データバスセレクタ２０、バスコン
トローラ６０等の実際の回路構成については後述する。

上記プルアップ抵抗ＲＯ＋Ｒ１＋・・ＲｎＶＣ適宜な電
圧を加えることにより、通常データバスＤＬＩ、　。

ＤＢ２．・・・ＤＩ３ｎはすべてのピッドの論理レベル
がハイＬ／　ヘ）Ｉ／　ト’ｆｌ、っておす、バスコン
トローフ　６０　等の制御によシメモリ５０のアクセス
＠を得たＣＰＵのデータバスのみ所定の論理レベルでデ
ータが流れるようになっている。バスコントローラ６０
の特徴的な機能を簡単に説明する。それは、バスコント
ローラ６０に対してメモリアクセス要求信号を出力した
ＣＰＵ、あるいは上記要求信号を最もはやく出力したＣ
ＰＵのアドレスバスおよびデータバスのみがメモリ５０
に接続されるようアドレスバスセレクタ１０およびデー
タバスセレクタ２０を動作制御する機能である。なお、
２つ以上のＣＰＵが略同時に上記要求信号をバスコント
ローラ６０に出力しても、唯１つのＣＰＵのみがメモリ
５０のアクセス権を得られるようになっている。

次に、第２図の他に第３図を参照してこの発明にかかる
共有メモリのアクセス制御方法の動作を順を追って説明
する。なお、この動作においては、各データバスＤＢ、
、ＤＢ２．・・・ＤＢ、１のデータ幅は１バイト（８ビ
ツト）とする。

（１ン　　当該システムのｉＩσ動の際、適宜なイニシ
ャライズ操作によシ、メモリ５０の所定の記憶領域部分
に、各ＣＰＵＩ　、ＣＰＵ２−ＣＰＵｎＫ対応したメモ
リアクセスの衝突防止の為のパスワードが書き込まれる
。該パスワードとメモリ５ｏの有するアドレスとの関係
を第３図に示す。なお、該パスワードは１バイト毎に１
６進表現を用いて示しておυ、ＨｅＸ（ｎ）は１０進数
ｎに対応した１バイトの１６進表現である。すなわち、
ＣＰＵ１はパスワードとして「０１」（００００００ｏ
１の１６進表現）ｆ：ｏ番地に記憶させ、ＣＰＵ２はパ
スワードとして「ｏ２ｊ（００００００１０の１６進表
現）を１番地に記憶させたことになる。ＣＰＵ３以下に
ついても同様である。このように、ＣＰＵの数分に対応
したパスワードをそれぞれ異なる内容でメモリ５ｏの所
定記憶領域に記憶させればよい。ただし、該パスワード
としてｒＦ　ＦＪ　　（１１１１１１１１の１６進表現
）のみは後述する理由により指定してはいけない。

なお、ｎ番地以降は通常のデータの読み書きに使用する
ワークエリアである。

（２）例えばＣＰＵＩがメモリ５０をアクセスする場合
、まずＣＰＵ１はメモリアクセス要求信号Ａｌｌ。

をパスコンドロー２６０に対して出力した後、アドレス
バスセレクタして自分のパスワードが記憶されているメ
モリ５０のアドレス（この場合、０番地）に対応したア
ドレス信号をアドレスバスセレクタ１０に出力し、メモ
リ５０に記憶された自身のパスワードを読み出そうとす
る。

（３）　　この際ＣＰＵＩ以外の他のＣＰＵによってメ
モリ５０は占有されているかもわからない。また、この
時点で他のＣＰＵもメモリ５０に対して略同時にアクセ
スするかもわからない。従って、バスコントローラ６０
は前述したようにメモリアクセス要求信号を最もはやく
送出したＣＰＵのアドレスバス、およびデータバスのみ
がメモリ３０と接続され、アクセス権を得られるより動
作する。

（４）バスコントローラ６０がＣＰＵＩの送出しｆｒｌ
モリアクセス要求信号ＡＲＩを受けつけていないのに、
ＣＰＵＩがメモリ５０の０番地のデータを読んだ場合、
データバスＤＢ、はプルアップ抵抗Ｒ。

によって論理レベルがハイレベルとなっている為、該読
み出しデータけｒＦ　ＦＪ　（１１１１１，１１１の１
６進表現）となっている。ＣＰＵＩは該読み田しデータ
「ＦＦ」と自分自身のパスワード「０１」との比較を行
い、該比較結果が一致しないため、メモリアクセス要求
が拒否され、メモリ３０は他のＣＰＵに使用されている
こと′ｆｆ：認知し、メモリアクセス要求信号ＡＲ１を
リセットする。その後、所定時間待った後、再びメモリ
アクセス要求信号ＡＲ，をバスコントローラ６０に対し
て出力する。

このようにメモリアクセスが受けつけられない場合、パ
スワードはｌ’−Ｆ　ＦＪとして各ＣＰＵに読み込まれ
る為、イニシャライズ時に指定するパスワードは「Ｆ　
ＦＪを用いてはいけない。

（５）　　逆Ｋ、バスコントローラによってＣＰＵＩの
メモリアクセスが受は付けられている場合は、ＣＰＵ１
のアドレスバスＡＢｌおよびデータバスＤＢ、はメモリ
３０と接続される為、ｃｐｕｌはメモリ３０の所定アド
レス（この場合は０番地）に記憶させた自身のパスワー
ド「０１」を読み込むことができる。これＫよって、Ｃ
ＰＵＩはメモリアクセス要求が受けつけられ、メモリア
クセス権を獲得したことを認知し、所要の動作をメモリ
３０に対して実行する。

上記動作が終了した後、メモリアクセス要求信号ＡＲ，
をリセットする。

次に、上記動作を実行する為のバスコントローラ６０等
の実際の回路構成例を第４図に示す。なお、この図にお
いては、メモリ５０に対して接続されている周辺装置は
ＣＰＵＩとＣＰＵ２の２つの場合について示している。

同図において、バスコントローラ６０は、Ｄ型フリップ
フロップ６１　、６２、および数個の論理ゲートを有し
て構成されている。Ｄ型フリップフロッグ６１のＤ端子
はＣＰＵＩのメモリアクセス要求信号ＡＲ，と接続され
、またクロック端子Ｃは例えばこのシステム用のクロッ
クを発生する図示しないクロック発生装置と接続されて
いる。Ｄ型フリツブ７０ツブ６２のＤ端子はＣＰＵ２の
メモリアクセス要求信号ＡＲ２と接続され、またクロッ
ク端子Ｃは図示しない上記クロック発生装置の出力がイ
ンバータ６３によって反転されて入力されるようになっ
ている。なお、上記メモリアクセス要求信号Ａ　Ｒｌ、
　Ａ　Ｒｚ　ｆ’ｊ：　ｍ　環レベルがハイレベルノド
き能動とする。またゲート６６の入力端子の一端はゲー
ト６４の出力と接続され、もう一端Ｆｉ、ｃｐｕ１の出
力するチップイネーブル信号ＣＦ、がインバータ６８に
よって反転されたものに接続されている。

上記チップイネーブル信号ＣＥｌは複数個のチップによ
って構成されたメモリ５ｏの所要のチップを選択するた
めにＣＰＵＩが出方する信号である。

同様に、ゲート６７の入力端子の一端はゲート６５の出
力と接続され、もう一端はＣＰＵ２の出力するチップイ
ネーブル信号ＣＥ２がインバータ６９ニよって反転され
たものに接続されている。

アドレスセレクタ１ｏは、ＣＰＵ１のアドレスバスＡＢ
Ｉをゲート６６の出力信号ＢＬ、に基づいてメモリ３０
に接続するが否かを決定する３状態バツフア１１と、Ｃ
ＰＵ２のアドレスバスＡＢ、をゲーと６７の出力信号Ｂ
Ｌ２に基づいてメモリ３０に接続するか否かを決定する
３状態バツフア１２ヲ有して構成されている。この図で
は、アドレスバスＡＢ、。

ＡＢ２を１ピツトで構成したが、勿論実際にはアドレス
バスのビット分に相当する数の３状態バツフアが同様の
構成で具えられている。３状態バツフア１１　、１．２
は上記信号ＢＬ、、ＢＬ２　の論理レベルがローレベル
となった時にそれぞれアドレスバスＡＢｌ、ＡＢ２をメ
モリ５０に対して接続するものである。データバスセレ
クタ２０は、上記信号ＢＬｌに基づいてメモリ５０とＣ
ＰＵＩのデータバスＤＢＩを接続するか否かを決定す鯨
態バッファ２Ｊと、上記信号ＢＬ２に基づいてメモリ５
０とＣＰＵ２のデータバスＤＢ、を接続するか否かを決
定する３状態バツフア２２とを有して構成されており、
この図においてはメモリ５０の内容を読み出す場合につ
いてのみ示した。勿論、メモリ５０にデータ等を書き込
む場合は逆方向の３状態バツフアを用いて同様に構成す
ればよい。また、同図ではデータバスＤＢ、、ＤＢ２を
１ビツトで構成したが、勿論実際にはデータバスのビッ
ト分に相当する数の３状態バツフアが同様の構成で具え
られている。

ｆ　−ｐ　ハスＤＢ、、ＤＢ２は前述したプルアップ抵
抗Ｒ１，Ｒ，が接続されている。メモ’、１５０は端子
ＭＣに加えられる信号の論理レベルがローレベルとなっ
た時に能動状態となるものである。

例えば、ＣＰＵＩがＣＰＵ２よシ先にメモリアクセス要
求信号ＡＲ，ｉバスコントローラに出方した場合、同図
においてＡ点は論理レベルがロウレベルとなシ、またＢ
点はハイレベルとなる。この際、チップイネーブル信号
ＣＥ、は論理レベルがハイレベルとなっており、少し遅
れてｃＥ２もハイレベルとなる。したがってゲート６６
の出力信号ＢＬ、は論理レベルがロウレベルとなジ、ゲ
ート６７の出力信号ＢＬ２はハイレベルとなる。このよ
うにして、ＣＰＵ１のアドレスバスＡＢ、とデータバス
ＤＢ、のみがメモリ５ｏと接続されるようになる。そし
て、ＣＰＵＩおよびＣＰＵ２がメモリ５０に記憶させた
自身のパスワードをそれぞれ読んだ場合、ＣＰＵＩのパ
スワードは自分のものと一致するが、ＣＰＵ２の読んだ
データはプルアップ抵抗Ｒ２によって「ＦＦＪ（データ
幅が１バイトの場合）となっておシ自分のパスワードと
一致しない。これによｐｃＰＵｌはメモリ５ｏのアクセ
ス権を獲得したことを認知し、以後メモリ５ｏに対して
所要の動作を実行するが、ＣＰＵ２はメモリ５０が他の
ＣＰＵによって使用されていることを認知し、メモリア
クセス要求信号ＡＲ２をリセットする。

略同時にＣＰＵＩおよびＣＰＵ２がメモリアクセス要求
信号をバスコントローラ６ｏに対して出方した場合でも
、インバータ６３によってＤ型フリップフロッグ６２に
入力されるクロック信号がＤ型７リツグフロツグ６１に
入力されるクロック信号と反転させられている為、Ｄ型
フリップフロップ６２はシステムクロックの立上がシで
データを取り込み、Ｄｕ７リツプ７０ツブ６３はシステ
ムクロックの立下がシでデータを取シ込む。このため、
はやくデータを取シ込んだ７リツプ７０ングに接続され
たＣＰＵのみメモリのアクセス権を獲得でき、メモリア
クセスの衝突は防止できるようになっている。

なお、第４図に示した実施例回路では便宜上ＣＰＵ０数
が２個の場合について示したが、ＣＰＵ０数が３個、４
個・・・・・と増加した場合でもこの発明を容易に適用
できることは勿論である。

才た、第４図に用いた回路構成、特にバスコントローラ
６０の回路構成は同等の機能を達成できるものであれば
他のいかなる回路構成としてもよい。

例えば、該共有メモリのアクセスに対するＣＰＵの優先
順位をあらかじめ定めておき、該優先順位に基づいて論
理を形成した優先論理回路等によって構成してもよい。

さらに、データバスのデータ幅は主に１バイトの場合に
ついて説明したが、それぞれのシステムに対応して伺バ
イトのデータ幅にもこの発明を適用できることは勿論で
ある。

また、上記実施例では、データバスのすべてのビットの
論理レベルを前記プルアップ抵抗によってハイレベルと
した場合全示したが、ＣＰＵＱ数が少ない場合、例えば
デークツくスの１ビツトのみ前記プルアップ抵抗によっ
て論理レベルをノ・イレベルとし、各処理装置のパスワ
ードをこのビットのみロウレベルとしてコードを指定す
るようにして、１ビツトだけでメモリ使用権を獲得した
か否かを各ＣＰＵに識別するようにしてもよい。

ところで、メモリの所定領域に各ＣＰＵのステータス情
報を書き込み、該ステータス情報を上記動作によって適
宜読み出すようにすると、各ＣＰＵは他のＣＰＵのステ
ータスを所望とする時にし）つでも読み出して８識でき
るようになる。

以上説明したように、この発明にかかる共有メモリのア
クセス制御方法によれば、共有メモリを複数の処理装置
でアクセスする場合、各処理装置間に特別なノ・ンドシ
ェークラインを設けずＶＣ通常のメモリの読み出し動作
を各処理装置に実行させるだけでデータの衝突を防止し
得るようにしたことから、各処理装置は必要とする時い
っても共有メモリをアクセスできるようになり、またデ
ータ衝突防止のための制御のオーバーヘラｌ−を大幅に
削減できるという優れた効果を秦する。

【図面の簡単な説明】

第１図は共有メモリ全複数のＣＰＵでアクセスする場合
の従来の淘成例を示す図、第２図はこの発明にかかる共
有メモリのアクセス制御方法の一実施例を示すブロック
図、第３図は各ＣＰＵのパスワードを共有メモリに記憶
させた場合の一例を図式的に示した説明図、第４図は第
２図に示したパスコントローラ等の実際の回路構成例を
示す図である。１０　　アドレスバスセレクタ、２０・・・デークツ（
スセｔ／クタ、３０　、５０・・・メモ！ｊ、４０．６
０・・・）（スコントローラ、６１　、６２・・・Ｄ型
フリノプフロツプ第２図第３図

Claims

【特許請求の範囲】

複数の処理装置に対して設けられた共有メモリのアクセ
ス制御方法において、前記共有メモリの所定アドレスに
各処理装置にそれぞれ対応する識別コードを記憶させる
とともに、複数の処理装置から前記共有メモリに同時に
アクセス請求があった場合、単一の処理装置のみ前記共
有メモリに接続することにより前記識別コードの読出し
を行い、処理装置では前記共有メモリから読出された識
別コードの照合によシ前記共有メモリのアクセス権を得
たか否かを検知するようにした共有メモリのアクセス制
御方法。