JPS59218073A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は画像ファイル又はファクシミリ装置のデータ復
号装置に関する。特にモディファイド・ハフマン（Ｍ−
Ｈ）符号によりランレングス符号化されて記憶ないしは
伝送された画像信号の高速畿号化に有効である。 従来この猶の装置においては復号変換の処理速Ｖ、が一
定ではなく、従って副走査速度が可変速のプリンタ装置
を必要とする欠点があった０このためもし副走査速度が
一定の高速静電プリンタに出カスる時は一旦１ページ分
のバッファメモリに展間して行なう必要があった。又マ
イクロプロセッサを用いたソフトウェア処理で行々つて
いたので、高速化に限界があった。 本発明は高速化を図り１個の符号語に対して数百ナノ秒
程度で変換できる様構成したものである。 又ハードウェアにより構成したものである。また副走査
速度が一定で高速なプリンタ装置に対して直接接続可能
にしたものである。従ってリアルタイムに変換でき、従
来必要であった１ペ一ジ分のバッファメモリを不要にで
きる。よって小容量の画像情報ファイルから速やかなプ
リントアウトが可能となった。 次に図示の実施例にもとづき本発明の詳細な説明する。 第１図は本発明によるＭＨ符号の復号器の概略ブロック
図である。図中１は画面メモリでここにはＭＨ符号化さ
れた画像信号が記憶されて℃・る。１として画像ファイ
ルメモリがある。ここがらのデータは２４ビツトパラレ
ルで出力又はその型式に変換されて出力される。２はリ
ードアドレスカウンタで画面メモリ１のリードアドレス
を与えるためのカウンタである。 ６はパラレル拳シリアル変換器である。画面メモリ１か
らの出力データ線Ｏｎは相対速度を上げるために２４ビ
ツト構成になっている。６は２４ビツトのデータを８ビ
ツトのデータ６個に分割し８ビツト毎にシリアル変換す
るためのパラレル・シリアル変換器である。従ってこの
変換回路６は８ビツトのデータを３回シフトしたらリー
ドアドレスカウンタ２を１個歩進するための３進カウン
タ１０１（１０１（を含んでいる。従って２４ビツトを
そのままシフトレジスタにより変換することによる時間
遅れを防止できる。 ４はトライステート・バッファ群で、シリアル変換され
たデータ１４の中から、オフセットレジスタ９の示すオ
フセット値１５のデータを先頭とする連続し７と最大１
６個のデータをラン長デコードＲＯＭ　５及びコード長
デコードＲＯＭ７に入力するためのものである。ここで
オフセット値とは８ビツト毎にパラレルシフトされたシ
リアルデータＤｏ””’Ｄ２５のどの位置からＭ　Ｈ符
号を抜き取るかを示すデータである。従って具体的には
１３ビツトのトライステートバッファを複数個（１４個
）用意してその入力線は１ビツトずつずらして信号線１
４に接続し、出力線はワイヤードオア接続することによ
って構成している。そのトライステートバッファ群の中
の１個を選択すれば任意のデータシフトが実行できる。 つまりバッファのどれが１つをコード長毎にイネプルす
ると１６ビツト内のコードデータを瞬時に得ることがで
きる。オフセット値１５をバッファ選択信号怨１６に変
換するのがオフセットデコーダ１０である。従って８ビ
ツト構成であってもＭＨの可Ｆ’　Ｒ符号を簡単にかつ
高速で読取ることができる。 ラン長デコードＲＯＭに入力されたＭＨ符号はここでラ
ン長に変換される。すなわちラン長デコードＲＯＭは、
ＭＨ符号をアドレスにし、それに対応するラン長を出力
データとする標に６成した変換テーブルである。 ＲＯＭ出力のラン長はラン長カウンタ６によって計数さ
れ、黒又は白のビット数、白ビツト数が出力される。 ラン長カウンタ６の計数終了を示す信号リップルキャリ
アラ）　（ＲＯＯ）で次のラン長をロードすると共にト
グル７リツプフロツプ１６を反転してその出力とカウン
タ出力とにより黒ビツト群、白ビツト群が交互に連続し
たＶ４ａｅｏ信号を得る。 ７はコード長デコード°ＲＯＭで、ＭＨ符号をアドレス
ニジ、そのＭ　Ｈ符号のコード長ヲ出力データとする様
に構成した変換テーブルである。コード長１７は加算器
群８を介してオフセットレジスタ９に加算される。いま
入力Ｃ，Ｄ及びＥが共に印〕の時は、もとのオフセット
値１５が加算器群８のへ入力に入り、コード長１７１；
Ｂ人カに入っているので、オンセットレジスタにクロッ
クが印加されると新たなオフセット値１５は、 新たなオフセット値二元のオフセット値十コード長とな
る。この値は今デコードしたＭＨ符号の次のＭ　Ｈ符号
の先頭オフセット値を与える。つまり前にデコードされ
たＭＨの符号長分だけシフトした所のデータが読めて次
のＭＨが判断できる。この様にして長さが一定でないＭ
Ｈ符号のデコードが次々に行なえる訳である。 ところでパラレルシリアル変換器６の長さは有脹である
から、補正が必要である。これはオフセット値１５が〔
８〕を越えた場合にコンパレータ１１で判定してパラレ
ルシリアル変換器３を８ビツト歩進すると共に加算器群
８のＥ人カに〔−８〕を印加する。この場合のオフセッ
ト値は 新たなオフセット値二元のオフセット信士コード長−８
となってデータが８ビツトシフトすると共にオフセット
値も同じだけシフトするからデータとオフセット値の相
対位置は不変である０８ビット歩進は前述の如くバッフ
ァ、デコーダ、６進カウンタで行ない、３進カウンタが
〔２〕になる毎にメモリを読出す。従ってオフセットレ
ジスタ９から見たシリアルデータ１４は無限に長いシリ
アルデータであるかの様に見える。 ＥＯＬ符号（１ライン終了を示す同期信号）については
専用のデコーダでデコードする。すなわちＥＯＬデコー
ダ群１２であり、これは後述の如く前述バッファ群４と
同様１６ケのＰＡＬで宿成し、１ビツトづつシフトした
シリアルデータをデコードし、どれかのＰＡＬがＥＯＬ
を検出すると１６人力オアゲートによりＥＯＬを出力す
る。ＥＯＬデコーダ群のどれかがＥＯＬ信号をデコード
した時にはＥＯＬ検出信号線１８がＨｉレベルになりト
グルフリップフロップ１６をリセットすると共に加算器
群８の入力のうちＡ、Ｂ及びＥを無視してＣ及びＤのみ
加算出力する様にするＯＣにはＥＯＬ符号の符号長であ
る〔１２〕が、またＤにはＥＯＬ符号が検出されたオフ
セット値１９が印加される。 この結果オフセット値１５の値は次の様になる。 新たなオフセット細工ＥＯＬ７”ｒ−り■のオフセット
値＋１２ＥＯＬ符号だけ専用のハードウェアでデコード
するのは誤動作があった場合にエラーをその行だけで食
い止め全画面にエラーが波及するのを防止するためであ
る。もしエラーがなＪｌれば加算器群８の入力はＥＯＬ
検出時は、ＢとＣは当然等しく、またＤはＡとＥの和に
等しくなる。 この様にしてオフセットレジスタの再セットによりＥＯ
Ｌ符号の次のＭＨ符号のぬきとり位置を与えることがで
きる。 次に第２図を用いて詳細に説明する。 第１図と共通の構成要素には同一の番号を付与しである
。画面メモリ（図示せず）からの出力（１ワード２４ビ
ツト）を一旦Ｄラッチ１００でラッチする。ラッチする
タイミングは６進カウンタ１０１のリプルキャリアウド
がＨｔになりかつコンパレータ１１のＡ）Ｂ出力がＨｔ
になった時である。 ラッチされたデータＤｏ−Ｄ２３を８ビツトづつ分はト
ライステートバッファ１０２，１０３及び１０４を介し
てＤラッチ１０５にワイヤードオアで入力されている。 Ｄラッチ１０５，１０６及び１０７により８ビツトパラ
レル、バイトシリアルの形でパラレル・シリアル変換さ
れる。よってバッファ１０８，１０９・・・には各々Ｄ
ｏ−，−Ｄ７．Ｄ□〜Ｄｎ・・・が格納される。シリア
ル変換された出力Ｄｏ−，Ｄ２．の内トライステート・
バッファ群４で任意の連続した８ビツトが選択される。 たとえはトライステート・バッファ１１０が選択され、
ればＤ２〜Ｄ９がラン長デコードＲＯＭ５及びコード長
デコードＲＯＭ　７　（ｆ！ＩＩに伝達される。 ＭＨ符号のコード長は最大１６であるから本来このトラ
イステート・バッファ群は１６ビツト長のものが必要だ
がＭ）（符号の特徴により先頭の連続した１個、４個ま
たは５個のｎＱｎを別の回路でデコードする事により８
ビツトに節約できる。１１２が先頭の連続した東”をデ
コードするためのＰＡＬである。ＰＡＬはプログラマブ
ル・アレー・コシツクの略で米国モノリシック・メモリ
ーズ社の商慄である。ここにたとえばＰＡＬ１８Ｌ４と
いうデバイスを２個用いて表１に示す様な論理でプログ
ラノ、すればオフセットレジスタ９からのオフセット値
の示す先頭アドレスからりか１個もなければ＼、少なく
ともＵが１個ある時は１、東が４個ある時は２、Ｕが５
個ある時はろなる零ビツト判定出力信号を出力する。こ
の値はデータセレクタ１１６に入力されかつ、２つのＲ
ＯＭに２つのアドレス選択データとして入力される。デ
ータセレクタ１１６Ｕ：零ビツト判定信号をもと［２進
数［：０）、（１）。 〔４〕及び〔５〕を選択して出力する。データセレクタ
１１６の出力は加算器１１４でオフセット値と加゛算さ
れてオフセットデコーダ１０に印加される。 従ッてトライステートバッファ群４の中から選択される
バッファは、データセレクタ１１３の出力値分だけさら
にシフトした所から、例えばＵが１つの時は右へ１つバ
ッファをとばしたバッファから連続して８個のデータを
出力する。 バッファ群４からのシフト出力によるコード長の蓄積が
８を超えるとオフセットレジスタ９の出力が８を越える
のでコンパレータ１１がそれを判断して変換回路６を作
動する。つまりラッチ１０５〜１０７が８ビット上にシ
フトする０従って例えばラッチ１０７の１〜８ビツトが
バッファ１０８の１〜８ビツト目に、又１０７の２〜８
とラッチ１０６の１ビツト目がバッファ１０９の１〜８
ビツト目にという具合に各バッファとラッチとがビット
接続されているので、イ列えば１０−ｉ目のバッファデ
ータと同じものが２番目のバッファに格納される。 ラン長ＲＯＭ５に書き込まれた数値は、アドレス線にジ
ンレングス符号をデータ線にラン長を割り当てている。 ＡＩＧに黒／白信号入力を、Ａ８〜９に零ビツト判定信
号を、Ａｏ〜７にλ（Ｈ符号を入力する。表２にラン長
デコードＲＯＭとコード長デコードＲＯＭのプログラム
例を示す。メークアップコードのラン長は６４の倍数な
のでＲＯＭにはラン長を６４で割った値を書いておき、
６ビツトシフト回路１１５で後で６４倍して正確なラン
長を得る０９まり６ビツト上位シフトし、下位６ビツト
にＯをセットして出力する。ＲＯＭの０８をメークアッ
プ・コード／ターミネイト・コード（６３以下のラン長
）判定信号出力（λ（／Ｔ）に当てている。メークアッ
プコードが出力された時はインバータ１１６．ゲート１
１７によってトグル・フリップ・フロップ１３を反転さ
せない。ＥＯＬ符号では”白″にリセットする。この様
にしてランレングスＲＯＭの容量を少なくできる○ コード長は加算器１１８でオフセット値と加算されろ。 その値は通常はＡ側が選択されているデータセレクタ１
１９及び加算器１２０を介してオフセットレジスタ９に
印加されている。データセレクタ１２１は通常は

〔０〕
を選択していて、コンパレータ１１がオフセット値の８
より太なるを検出しなる時に、〔−８〕を選択する。従
って加ｎ器１２０により１１８による過去の蓄積を８だ
け減する。同時にゲート１２２を開きラッチ１０５，１
０６及び１０７の値を８ビツトシフトする。また３進カ
ウンタを１個歩進シ、その結果リプルキャリーアウトカ
マ出れはリードアドレスカウンタ２を歩進する。 １２４〜１２７はＥＯＬ符号デコード用のＰＡＬである
。たとえばＰＡＬ　ｌ　（５Ｌ６を用いて次の様な論理
をプログラムする事によってＥＯＬ符号がデコードでき
る。 Ｅ　＝／　ＡＯＨ／　Ａ１　’＜　／　Ａ２只／　Ａ３
％　／　＊　ｅ　＊　−＊・’　”　Ｈ／　ＡＩＯＸ／
　Ａｌｌ　Ｘ／　Ａ１２１２８はどのＰ　Ａ　Ｌ、がＥ
ＯＬ符号をデコードしたかを判定して出力するデコーダ
である。ＥＯＬが検出されるとエンコーダ１２８により
とのＰＡＬで発生したかを判定しそこからＥＯＬの分だ
けオフセット出力をジャンプする様エンコーダ４の出力
に〔１２〕を加えて１１９を介しオフセット出力を再セ
ットする。 尚ゼロのラン長に対応する方法として本発明は２ワ一ド
程度のＦｉ−ＦＱバッファを必要とするが信号器のクロ
ックを２倍にする事によりこのバッファを不要とするこ
とができる。 又本発明はメモリ等からのＢ、Ｇ、Ｒ又はＹ。 Ｍ、Ｃのカラー画像符号化データをカラー別に復号する
ととにも応用できる。 以上説明したように、本例によるＭｌ符号の復号器は１
個のＭＨ符号のデコート二を１システムクロック以内に
デコードする事が可能力のできわめて高速なＭＷ符号の
信号器が実現できる。従って画素が圧縮格納された電子
ファイルと高速プリンタとの対応が可能となる。 又Ｍ　Ｈ符号のデコードに門しては本来は１３ビツト長
の信号線を見てデコードしなければならな℃・が、本例
では零の連続するコードを分割してデコードする事によ
り、主デコーダは８ビツト長の信号線を見るだけで可能
となり、従って変換用ＲＯＭは低価格なものですむ。 又本例は、エラーデータが全高面に与える悪影ごを防止
することができる。 表　　　　２ ＦＩＬＬビットを検出して、それのメモリへの格納を阻
止する点につき第６図、第４図により説明する。 符号化データが極めて短かいときプリンタが追随できな
くなることを防止すべく、ライン中のデータ量力；短か
くならない様Ｍ、Ｈ圧縮符号のランレングス符号中には
ＦＩＬＬビットが含まれている。 このビットでメモリを無駄に費やすのを防ぐべく、受信
時にメモリに画像データを記憶する際にはこのビットを
検出し、メモリへの書込みをさせない。 それによりメモリを節約する。 Ｍ、Ｈ符号のコード体系からデータに０”が１４個より
も多く続く場合は、１５個目から後は０”が続く限りそ
の？１ｏｌｌはＦＩＬＬビットである。従って０”が１
４個続いた事を検出し、更にそれ以後″０″か続く限り
ＦＩＬＬビットと判定してシフトレジスタへ２００への
書込みを禁止し、′１”が来るまでその禁止を解除しな
い。そしてシフトレジスタに書込まれた内容だけをメモ
リに書込めばＦＵＬＬビットのメモリへの書込みを防止
できる。 レジスタ２（）０は例えば２４ビツトでシリアルインパ
ラレルアウトの型でメモリ１５に出力接続される。２０
１は伝送された符号化データライン、２０２はそのデー
タクロック、２０６〜２１５はシフトレジスタの出力信
号、２１６はＦＩＬＬ検出信号ライン、２２０はＦＩＬ
Ｌ検出器、２１９は書込みクロック禁止信号、２２２は
Ｄタイプフリップフロップ、２１７はシフトレジスタへ
の書込みクロックであり、各信号は第４図のタイムチャ
ートに示されるＯレジスタに書込まれたデータの１４ビ
ツト目に１″が生じた場合はデータなので、以後のビッ
トデータを有効としてレジスタに書込みメモリに格納さ
せるが、１４ビツト目も０′の場合は検出信号ライン２
１６に１がセットされフリップフロップ２２２をセット
し、以後のデータクロックを阻止することによりレジス
タへのＦＵＬＬビットの書込みを禁止する。 又、メモリ１からデータを前述の如くして読み出して病
号化する場合は、ＦＩＬＬビットを付加することにより
、復号化速度、プリント速度に追随できる。即ち、例え
ばＥＯＬ信号とＥＯＬ信号（１ラインのエンド表示）と
の間のピットθが最低５００ビツト必要な場合、そして
６００ビツトが現在ヒツトａであるなら、その差の２０
０ビットの「０」を付加するべく、ＥＯＬ間ビット数を
（：（出して付加ビットを界出してその分０を付加する
。 受信時のＥＯＬ　（エンドオブラ゛イン）つまりＭＨ符
号コードとしてｒｏ［］０００００００００１Ｊの検出
及びＲＴＣ（リターンツーコントロール）つまり２ＸＥ
ＯＬの検出とそれらによる制御につき説明する。 第５図はそのための回路で、第６，７図は信号タイムチ
ャートである。通常回線から受信する画像データはシリ
アルデータである。その圧縮符号がＭＨ符号の時、各ス
キャンライン毎にＥＯＬ符号が送信されて来る。このＥ
ＯＬを受信した事を検出しＣＰＵに知らせる。ＣＰＵは
とのＥＯＬの受信時間の間隔を調べる事により、回線或
は受信の状態に異常がないかを管理する。 この場合にＫＯＬが２個以上連続して検出された時には
ＦＩＴＣ符号とみなされ、受信データのページ終了又は
中断と判断し、ＣＰＵＫＦＩＴＣを検、出した事を知ら
せ、メモリ１の格納動作を停止させたりするΩ同時にＲ
ＴＣ検出以後のデータを受けとらない。 ２０１．２０２は第６図と同様、３０４は２００と同様
のシフトレジスタ、３０５はデータ格納クロックの制御
ゲート、６０７はＥＯＬ検出器、３０８，３１３はＥＯ
Ｌ。 検出信号を記憶するフリップフロップで、３１６はＣＰ
Ｕとのインクフェースに使用、ろ１５はＣＰＵからのＥ
　ＯＬ認識用信号、３０９，３１０はＲＴＣを検出して
Ｆ己憶するフリップフロップ゛で、６１０はＣＰＵとの
インクフェースに例月、３１２はＣＰＵからのＥＯＬ認
識用信号、６１６はＲＴＣ信号、３１７　ｉ：　ＲＴｃ
以後レジスタへのデータ有込みを禁止する信号である。 レジスタへの入力信号にＩＯｊが１１続き、１２香目に
「１」がセットされると、ろ０７はＥＯＬと判足しフリ
ップ７０ツブ３０８　、３１３をセットしＣＰＵに知ら
せる。ＧＰＵはＥＯＬ同志の間隔をタイマで測ってエラ
ー状態をチェックする。ＥＯＬが２回続くと７リツプフ
ロツプ３０９，３１０がセットしＣＰＵに知らせ、メモ
リ１のアドレスデータをＲＡ　Ｍに格納し、そのデータ
に基づき次ページの格納動作をそのアドレスに引き続く
ようにする。 又、同時ゲート６０５を制御してメモリ１への以後のデ
ータの格納を阻止する。 又、送信開始時送信されてきたデータにおいでＥＯＬが
先ず検出され外い限りレジスタへのネこ納を禁止する。 それによりノイズデータをメモリ１に格納する不都合が
なくなる。 つまりフリップフロップ６１６からのＥＯＬをＣＰＵが
センスして初めてベージデータのＥ　Ｍとして認識しメ
モリ１への格納を開始さぜる。 メモリ１は３２Ｍバイトの容量があり、原稿１ベ一ジ約
２Ｍバイトとすると約１６ページ分のデータが格納でき
るが、複雑な情報の場合２ペ一ジ程度しか格納でちない
ことがある。従ってｍ　ＯＬ。 ＲＴＯ検出伯号による前述メモリ制御によりメモリの有
効利用ができる。 第６，７図にＥ　ＯＬ　、　ＲＴＣ検出時のタイムチャ
ートを示ず０ 又、メモリ１から符号化データを読出して前述の如く復
号する場合又は回線に送り出す場合読み出し初め先ずＥ
ＯＬを検出しない限り復号開始。 伝送開始をさせない。それによりノイズデータを送り出
さないようにできる。これは第５図のメモリ１を回ｎ側
とし回線側をメモリ１としたもので可能となる。

【図面の簡単な説明】

第１図は本発明における復号装置のブロック図、第２図
は第１図における詳細回路図、第６図、第５図は所定デ
ータの検出回路図、第４図、第６図及び沼７図はタイム
チャート図であり、６は／くラレルシリアル姿換器、４
はノマツファ群である。 出願人　キャノン株式会社 手続補正書（方式） 特許庁長官若杉和夫　　　殿 １、事件の表示 昭和５８年　特許願　　第　９１９６９　　　号２　発
明の名称 画像処理装置 ３　補正をする者 事件との関係　　　　　　　特許出願人任　所　東京都
大田区下丸子３−３０−２名称　（＋００）キャノン株
式会社 キャノン株式会ネ」内（電話７５８−２１１１）５、補
正命令の日付 昭和５８年８月６０日（発送日付） ６、補正の対象 明ＭＢ書及び図面 ７、　ｗＩ正の内容

Claims (4)

【特許請求の範囲】
1. （１）符号化画像データを格納するメモリと、メモリに
   格納する際所定データを検出してその格納を制御する手
   段とを有することを特徴とする画像処理装置。
2. （２）画像データの１２イン区切を検出する手段と、上
   記検出手段の検出信号の敬に応じて画像データの中断又
   は終了を判定する手段とを有することを特徴とする画像
   処理装置。
3. （３）画像データを格納するメモリと、画像データの先
   頭データを検出する手段と、検出データに至る迄のメモ
   リへのデータの格納又はメモリからのデータの転送を制
   御する手段とを有することを特徴とする画像処理装置。
4. （４）画像データを格納するメモリと、上記メモリから
   の読み出しの際画像データに所定のデータを付加する手
   段とを有することを特徴とする画像処理装置。