JPS59208916A - Ｍｏｓ増幅回路 - Google Patents
Ｍｏｓ増幅回路Info
- Publication number
- JPS59208916A JPS59208916A JP58082735A JP8273583A JPS59208916A JP S59208916 A JPS59208916 A JP S59208916A JP 58082735 A JP58082735 A JP 58082735A JP 8273583 A JP8273583 A JP 8273583A JP S59208916 A JPS59208916 A JP S59208916A
- Authority
- JP
- Japan
- Prior art keywords
- switch means
- analog switch
- amplifier circuit
- stage differential
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＭＯＳＦＥＴ （絶縁ゲート形電界効果ト
ランジスタ）で構成された増幅回路に関するもので、例
えば、高精度の電圧比較動作を行う増幅回路に有効な技
術に関するものである。
ランジスタ）で構成された増幅回路に関するもので、例
えば、高精度の電圧比較動作を行う増幅回路に有効な技
術に関するものである。
Ｃ１１Ｍ技術〕
差動増幅回路は、いわゆるオフセントを持っている。す
なわち、その一対の入力レベルが互いに等しくても、出
刃信号が生じてしまう。これは、例えば差動増幅回路を
構成するペア素子、例えばＭＯＳＦＥＴの特性が、製造
条件のバラツキ等によって一致しないために住じる。こ
のため、ＭＯ３差動増幅回路を用いて電圧比較動作を行
わせるとき、又はミラー積分回路を構成するとき、その
オフセットのために、上記信号を高精度に電圧比較又は
積分することができないという欠点を持つものとなる。
なわち、その一対の入力レベルが互いに等しくても、出
刃信号が生じてしまう。これは、例えば差動増幅回路を
構成するペア素子、例えばＭＯＳＦＥＴの特性が、製造
条件のバラツキ等によって一致しないために住じる。こ
のため、ＭＯ３差動増幅回路を用いて電圧比較動作を行
わせるとき、又はミラー積分回路を構成するとき、その
オフセットのために、上記信号を高精度に電圧比較又は
積分することができないという欠点を持つものとなる。
この発明の目的は、低オフセットのＭＯ３増幅回路を従
供することにある。
供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、初段差動増幅回路の一対の出力を出力段差動
増幅回路の対応する一対の入力にキャパシタを介してそ
れぞれ供給し、第１のタイミング期間に初段差動増幅回
路の一対の入力をそれぞれアナログスイッチ手段を通し
て交流的接地電位を与えるとともに、出力段差動増幅回
路の一対の入力をそれぞれアナログスイッチ手段を通し
て所定の同じ電圧を供給しておき、第２のタイミング期
間に上記初段差動増幅回路の一対の入力にそれぞれアナ
ログスイッチ手段を通して入力信号と交流的接地電位を
供給することによって、オフセット及びフィードスルー
のキャンセルを達成するものである。
増幅回路の対応する一対の入力にキャパシタを介してそ
れぞれ供給し、第１のタイミング期間に初段差動増幅回
路の一対の入力をそれぞれアナログスイッチ手段を通し
て交流的接地電位を与えるとともに、出力段差動増幅回
路の一対の入力をそれぞれアナログスイッチ手段を通し
て所定の同じ電圧を供給しておき、第２のタイミング期
間に上記初段差動増幅回路の一対の入力にそれぞれアナ
ログスイッチ手段を通して入力信号と交流的接地電位を
供給することによって、オフセット及びフィードスルー
のキャンセルを達成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ３（相補型ＭＯ３）回路の製造技術によって、シリコ
ンのような１個の半導体基板上において形成される。
Ｏ３（相補型ＭＯ３）回路の製造技術によって、シリコ
ンのような１個の半導体基板上において形成される。
初段差動増幅回路ＰＡの一対の出力は、それぞれキャパ
シタＣＩ、Ｃ２を介して出力段差動増幅回路ＯＡの対応
する一対の入力に伝えられる。
シタＣＩ、Ｃ２を介して出力段差動増幅回路ＯＡの対応
する一対の入力に伝えられる。
上記初段差動増幅回路ＰＡの一方の入力（−）には、特
に制限されないが、代表として示されているように、並
列形態とされたｎチャンネル間Ｏ３Ｆ ＥＴＱ １及び
ｐチャンネルＭＯ３ＦＥ’ｒＱ２と、これらのＭＯ３Ｆ
ＥＴＱＩ、Ｑ２を同時にオン／オフ状態に制御するイン
バータＩＶとにより構成されたアナログスイッチ手段（
ＣＭＯ３伝送ゲー１−回路）ＳＬと同様なアナログスイ
ッチ手段Ｓ３を介して選択的に入力信号ＩＮと交流的接
地電位としての基準電圧Ｖｒｅｆが供給される。また、
他方の入力（→−）には、上記同様なアナログスイッチ
手段Ｓ２．Ｓ４を介して上記基準電圧Ｖ ｒｅｆが選択
的に供給される。
に制限されないが、代表として示されているように、並
列形態とされたｎチャンネル間Ｏ３Ｆ ＥＴＱ １及び
ｐチャンネルＭＯ３ＦＥ’ｒＱ２と、これらのＭＯ３Ｆ
ＥＴＱＩ、Ｑ２を同時にオン／オフ状態に制御するイン
バータＩＶとにより構成されたアナログスイッチ手段（
ＣＭＯ３伝送ゲー１−回路）ＳＬと同様なアナログスイ
ッチ手段Ｓ３を介して選択的に入力信号ＩＮと交流的接
地電位としての基準電圧Ｖｒｅｆが供給される。また、
他方の入力（→−）には、上記同様なアナログスイッチ
手段Ｓ２．Ｓ４を介して上記基準電圧Ｖ ｒｅｆが選択
的に供給される。
また、出力段差動増幅回路ＯＡの一対の入力（−２→−
）と、特に制限されないが、上記基準電圧Ｖｒｅｆとの
間には、それぞれ上記同様なアナログスイッチ手段Ｓ５
．Ｓ６が設けられる。
）と、特に制限されないが、上記基準電圧Ｖｒｅｆとの
間には、それぞれ上記同様なアナログスイッチ手段Ｓ５
．Ｓ６が設けられる。
上記各アナログスイッチ手段８１〜ｓ６は、次のタイミ
ング信号φ１．φ２によって制御される。
ング信号φ１．φ２によって制御される。
すなわち、上記アナログスイッチ手段３１．Ｓ２とは、
第１のタイミング信号φ１により共通に制御され、上記
アナログスイッチ手段８３〜ｓ６は、第２のタイミング
信号φ２により共通に制御される。これらのタイミング
信号φ１．φ２は、特に制限されないが、第２図のタイ
ミング図に示すような２相りロック信号が用いられる。
第１のタイミング信号φ１により共通に制御され、上記
アナログスイッチ手段８３〜ｓ６は、第２のタイミング
信号φ２により共通に制御される。これらのタイミング
信号φ１．φ２は、特に制限されないが、第２図のタイ
ミング図に示すような２相りロック信号が用いられる。
なお、タイミング信号φ２は、タイミング信号φ１の反
転信号φｌを用いるものであってよい。言い換えれば、
上記２組のアナログスイッチ手段３１．Ｓ２とアナログ
スイッチ手段８３〜ｓ６とは、少なくとも同時にオン状
態とならないような位相関係（相捕的）のタイミング信
号φ１．φ２によって動作させるものである。
転信号φｌを用いるものであってよい。言い換えれば、
上記２組のアナログスイッチ手段３１．Ｓ２とアナログ
スイッチ手段８３〜ｓ６とは、少なくとも同時にオン状
態とならないような位相関係（相捕的）のタイミング信
号φ１．φ２によって動作させるものである。
次に、上記第１図の実施例回路の動作を説明する。
タイミング信号φ２がハイレベルの時、アナログスイッ
チ手段８３〜ｓ６がオン状態となって、初段差動増幅回
路ＰＡの一対の入力（−、＋）に共に同じ基準電圧Ｖ
ｒｅｆを供給する。また、上記出力段差動増幅回路ＯＡ
の一対の入力（−、＋）に共に同じ基準電圧Ｖ ｒｅｆ
を供給する。したがって、初段差動増幅回路ＰＡにおけ
るオフセットに従ってキャパシタＣＩ、Ｃ２には、それ
ぞれの電圧に充電される。これらのキャパシタＣＩ、Ｃ
２の充電電圧（保持電圧）の差は、初段差動増幅回路の
出力オフセント電圧に従った電圧になる。
チ手段８３〜ｓ６がオン状態となって、初段差動増幅回
路ＰＡの一対の入力（−、＋）に共に同じ基準電圧Ｖ
ｒｅｆを供給する。また、上記出力段差動増幅回路ＯＡ
の一対の入力（−、＋）に共に同じ基準電圧Ｖ ｒｅｆ
を供給する。したがって、初段差動増幅回路ＰＡにおけ
るオフセットに従ってキャパシタＣＩ、Ｃ２には、それ
ぞれの電圧に充電される。これらのキャパシタＣＩ、Ｃ
２の充電電圧（保持電圧）の差は、初段差動増幅回路の
出力オフセント電圧に従った電圧になる。
次に、タイミング信号ψ２をロウレベルにして上記アナ
ログスイッチ手段８３〜Ｓ６をオフ状竹としてた後、タ
イミング信号φ１がハイしノベルとなってアナログスイ
ッチ手段Ｓｌ、Ｓ２がオン状態となる。これにより、初
段差動増幅回１ｉ１８ＰノＮの一方の入力（−）には、
入力端子ＩＮからの入力電圧が供給され、他方の入力（
＋）には、基準電圧Ｖｒｅｆが供給される。上記入力電
圧と基準電圧Ｖｒｅｆ との差の電圧がその増幅されて
一対の出力にそれぞれ得られる。そして、キャパシタＣ
Ｉ。
ログスイッチ手段８３〜Ｓ６をオフ状竹としてた後、タ
イミング信号φ１がハイしノベルとなってアナログスイ
ッチ手段Ｓｌ、Ｓ２がオン状態となる。これにより、初
段差動増幅回１ｉ１８ＰノＮの一方の入力（−）には、
入力端子ＩＮからの入力電圧が供給され、他方の入力（
＋）には、基準電圧Ｖｒｅｆが供給される。上記入力電
圧と基準電圧Ｖｒｅｆ との差の電圧がその増幅されて
一対の出力にそれぞれ得られる。そして、キャパシタＣ
Ｉ。
Ｃ２を介して出力段差動増幅回路ＯＡに伝えられる°。
このとき、キャパシタＣ１，Ｃ２の電圧保持作用によっ
て、上記初段差動増幅回路ＰＡにおけるオフセットは出
力段差動増幅回路ＯＰの入力には伝えられない。すなわ
ち、キャパシタＣＩ、Ｃ２の出力段側の電極は、上記ア
ナログスイッチ手段Ｓｌ） ｌ Ｓ ５によって予め
同電位し、でいるので上記入力信号の初段差動増幅回路
ＰＡでの増幅出力信号弁しか伝えられない。
て、上記初段差動増幅回路ＰＡにおけるオフセットは出
力段差動増幅回路ＯＰの入力には伝えられない。すなわ
ち、キャパシタＣＩ、Ｃ２の出力段側の電極は、上記ア
ナログスイッチ手段Ｓｌ） ｌ Ｓ ５によって予め
同電位し、でいるので上記入力信号の初段差動増幅回路
ＰＡでの増幅出力信号弁しか伝えられない。
これによって、出力段差動増幅回路ＯＡのみのオフセソ
（成分が出力端子ＯＵＴに現れるので、上記入力端子か
ら見たオフセットは、出力段差動増幅回路ＯＡをオフセ
ットΔ■とし、初段差動増幅回路ＰＡの利得をＧとする
と、ΔＶ／Ｇのようにと大幅に低減できるものとなる。
（成分が出力端子ＯＵＴに現れるので、上記入力端子か
ら見たオフセットは、出力段差動増幅回路ＯＡをオフセ
ットΔ■とし、初段差動増幅回路ＰＡの利得をＧとする
と、ΔＶ／Ｇのようにと大幅に低減できるものとなる。
また、上記ＭＯ３ＦＥＴによってアナログスイッチ手段
を構成するとき、オン状態からオフ状態に切り換わると
き、ドレイン側にフィードスルー（チャンネル領域に残
されたキャリアによって生じる微少電流）が発生するも
のであるが、初段差動増幅回路ＰＡの一対の入力（−、
＋）に対してアナログスイッチ手段ｓ１と８２及びアナ
ログスイッチ手段ｓ３と８４とが同時にオン状態からオ
フ状態となるようにしているので、それぞれに発生する
フィードスルーが両入方に等しく現れるので相殺できる
ものとなる。このことは、出力段差動増幅回路ＯＡの一
対の大力に設げられたアナログスイッチ手段３５．Ｓ６
のフィードスルーについても同様である。
を構成するとき、オン状態からオフ状態に切り換わると
き、ドレイン側にフィードスルー（チャンネル領域に残
されたキャリアによって生じる微少電流）が発生するも
のであるが、初段差動増幅回路ＰＡの一対の入力（−、
＋）に対してアナログスイッチ手段ｓ１と８２及びアナ
ログスイッチ手段ｓ３と８４とが同時にオン状態からオ
フ状態となるようにしているので、それぞれに発生する
フィードスルーが両入方に等しく現れるので相殺できる
ものとなる。このことは、出力段差動増幅回路ＯＡの一
対の大力に設げられたアナログスイッチ手段３５．Ｓ６
のフィードスルーについても同様である。
〔効 果〕
＋１１初段差動増幅回路ＰＡと出力段差動増幅回路ＯＡ
との一対の出力と入力との間にそれぞれキ十／”？’／
夕ｃ１．Ｃ２を設けて、このキャパシタｃ１゜Ｃ２に初
段差動増幅回１？８Ｐ Ａのオフセットを閉じ込めるこ
とによって、差動増幅回路全体から見たオフセントを大
幅に低減できるという効果が得られる。
との一対の出力と入力との間にそれぞれキ十／”？’／
夕ｃ１．Ｃ２を設けて、このキャパシタｃ１゜Ｃ２に初
段差動増幅回１？８Ｐ Ａのオフセットを閉じ込めるこ
とによって、差動増幅回路全体から見たオフセントを大
幅に低減できるという効果が得られる。
（２）上記低オフセント化のためのアナログスイッチ手
段を、初段差動増幅回路ＰＡと出力段差動増幅回路ＯＡ
の一対の入力に対して、対称ｉに配置すしてフィードス
ルーを同様に発生させることにょって、フィードスルー
を相殺させることができるという効果が得られる。
段を、初段差動増幅回路ＰＡと出力段差動増幅回路ＯＡ
の一対の入力に対して、対称ｉに配置すしてフィードス
ルーを同様に発生させることにょって、フィードスルー
を相殺させることができるという効果が得られる。
（３）上記（１ン及び〔２）により、上記交流的接地電
位としての基準電圧Ｖ ｒｅｆをスレッショルド電圧と
する電圧比較動作を行うとき、上記オフセントとフィー
ドスルーに影響されない精度の高い電圧比較動作を行う
ことができるという効果が得られる。
位としての基準電圧Ｖ ｒｅｆをスレッショルド電圧と
する電圧比較動作を行うとき、上記オフセントとフィー
ドスルーに影響されない精度の高い電圧比較動作を行う
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アナログスイ
ッチ手段の具体的回路構成は、ＭＯＳＦＥＴを用いるも
のであれば何゛であってもよい。また、アナログスイッ
チ手段Ｓ３．８４等から供給する交流的接地電位と、ア
ナログスイッチ手段Ｓ５．Ｓ６から供給する所定の電圧
とは、等しくする必要がなく、それぞれ一定の電圧であ
ればよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アナログスイ
ッチ手段の具体的回路構成は、ＭＯＳＦＥＴを用いるも
のであれば何゛であってもよい。また、アナログスイッ
チ手段Ｓ３．８４等から供給する交流的接地電位と、ア
ナログスイッチ手段Ｓ５．Ｓ６から供給する所定の電圧
とは、等しくする必要がなく、それぞれ一定の電圧であ
ればよい。
この発明は、ＭＯＳＦＥＴで構成された増幅回路として
広く利用できるものである。
広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、そのタイミング信号の一実施例を示すタイミング図で
ある。 ８１〜Ｓ６・・アナログスイッチ手段、ＰＡ・・初段差
動増幅回路、ＯＡ・・出刃段差動増幅回路
、そのタイミング信号の一実施例を示すタイミング図で
ある。 ８１〜Ｓ６・・アナログスイッチ手段、ＰＡ・・初段差
動増幅回路、ＯＡ・・出刃段差動増幅回路
Claims (1)
- 【特許請求の範囲】 １、第１のアナログスイッチ手段を通した入力信号が一
方の入力に供給された初段差動増幅回路と、この初段差
動増幅回路の他方の入力と交流的接地電位との間に設け
られ、上記第１のアナログスイッチ手段と同時にオン／
オフ状態とされる第２のアナログスイッチ手段と、上記
初段増幅回路の一方の入力と交流的接地電位との間に設
けられた第３のアナログスイッチ手段と、上記第２のア
ナログスイッチ手段と並列形態とされ、上記第３のアナ
ログスイッチ手段と同時にオン／オフ状態にされる第４
のアナログスイッチ手段と、上記初段増幅回路の一対の
出力端子と出力段差動増幅回路の一対の入力端子との間
にそれぞれ設けられたキャパシタＣＩ、Ｃ２と、上記出
力段差動増幅回路の一対の入力端子と所定の電圧端子と
の間にそれぞれ設けられ、上記第３のアナログスイッチ
手段と同時にオン／オフ状態にされる第５．第６のアナ
ログスイッチ手段とを含み、上記第１及び第２のアナロ
グスイッチ手段と第３〜第６のアナログスイッチ手段と
を相補的に動作させるものとしたことを特徴とするＭＯ
Ｓ増幅回路。 ２、上記第１〜第６のアナログスイッチ手段は、ＣＭＯ
３伝送ゲート回路で構成されるものであることを特徴と
する特許請求の範囲第１項記載のＭＯＳ増幅回路。 ３、上記交流的接地電位は、所定の基準電圧であり、上
記初段差動増幅回路と出力段差動増幅回路とにより上記
基準電圧と上記入力信号との電圧比較動作を行うもので
あることを特徴とする特許請求の範囲第１又は第２項記
載のＭＯＳ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082735A JPS59208916A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58082735A JPS59208916A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208916A true JPS59208916A (ja) | 1984-11-27 |
Family
ID=13782670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082735A Pending JPS59208916A (ja) | 1983-05-13 | 1983-05-13 | Ｍｏｓ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017102450A (ja) * | 2015-12-01 | 2017-06-08 | エルジー ディスプレイ カンパニー リミテッド | 電流積分器及び有機発光表示装置 |
-
1983
- 1983-05-13 JP JP58082735A patent/JPS59208916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017102450A (ja) * | 2015-12-01 | 2017-06-08 | エルジー ディスプレイ カンパニー リミテッド | 電流積分器及び有機発光表示装置 |
| US10522077B2 (en) | 2015-12-01 | 2019-12-31 | Lg Display Co., Ltd. | Current integrator and organic light-emitting display comprising the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697152A (en) | Fully differential switched capacitor amplifier having autozeroed common-mode feedback | |
| US5933056A (en) | Single pole current mode common-mode feedback circuit | |
| US9899974B2 (en) | Chopper stabilized amplifier | |
| US4075509A (en) | Cmos comparator circuit and method of manufacture | |
| KR960011407B1 (ko) | 저전압 고속동작의 씨모스 (cmos) 연산증폭기 | |
| US4598215A (en) | Wide common mode range analog CMOS voltage comparator | |
| US4523107A (en) | Switched capacitor comparator | |
| JPH0616571B2 (ja) | 電流増幅装置 | |
| JPH08316746A (ja) | スイッチドキャパシタを導入した低電圧差動増幅器のための装置 | |
| JP2577450B2 (ja) | アナログ−ディジタル変換回路 | |
| JP2002368592A (ja) | サンプル・ホールド回路 | |
| JPS63288512A (ja) | アナログ電圧比較器 | |
| JPS59208916A (ja) | Ｍｏｓ増幅回路 | |
| JPH0414885B2 (ja) | ||
| JPH04239221A (ja) | 半導体集積回路 | |
| US6191622B1 (en) | Time interleaved common mode feedback circuit with process compensated bias | |
| JPS6152012A (ja) | 差動増幅回路 | |
| JPH09219629A (ja) | 演算増幅器 | |
| KR0149307B1 (ko) | 정착시간이 빠른 연산증폭기 | |
| JPH0340300A (ja) | サンプルホールド回路 | |
| JPH0239607A (ja) | 半導体集積回路装置 | |
| JP4530503B2 (ja) | インピーダンス変換回路 | |
| JPS6396800A (ja) | Ｃｍｏｓサンプルホ−ルド回路 | |
| JPS57203305A (en) | Differential amplifier | |
| JPS6199998A (ja) | サンプル／ホ−ルド回路 |