JPS5920053A - Microcomputer system - Google Patents
Microcomputer systemInfo
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- JPS5920053A JPS5920053A JP12980082A JP12980082A JPS5920053A JP S5920053 A JPS5920053 A JP S5920053A JP 12980082 A JP12980082 A JP 12980082A JP 12980082 A JP12980082 A JP 12980082A JP S5920053 A JPS5920053 A JP S5920053A
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- JP
- Japan
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- latch
- signal
- request
- interrupt processing
- level
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はソフトウェアによって禁止することが不可能
な非マスク割込み処理機能を有するマイクロコンピュー
タシステムに関スル。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] This invention relates to a microcomputer system having an unmasked interrupt processing function that cannot be inhibited by software.
マイクロコンピュータシステムには、電源異常時におけ
る各種データの保護、プログラムデバッグ等の目的によ
シ、ソフトウェアによって禁止することが不可能な、す
なわち常時受付けが可能な割込みとして、非マスク割込
み処理機能が用意されている。その例としてたとえばツ
アーｒスカブル割込み（Ｎｏｎ−Ｍａｇｋａｂｌｅ Ｉ
ｎｔｅｒｒｕｐりやトラップ割込み（Ｔｒａｐ Ｉｎｔ
ｅｒｒｕｐｔ ）等がある。Microcomputer systems are equipped with a non-masked interrupt processing function for the purpose of protecting various data in the event of a power failure, debugging programs, etc., as interrupts that cannot be inhibited by software, that is, interrupts that can be accepted at all times. has been done. For example, tour r scable interrupt (Non-Magkable I
interrupt or trap interrupt (Trap Int)
errupt) etc.
上記のような非マスク割込み処理機能が用意されている
従来のマイクロコンピュータシステムでは、この割込み
処理が常に受付は可能状態であるために、イニシャルス
タート時に未だスタックポインター内のデータが初期設
定されないうちに不正の割込み処理動作が開始される可
能性がある。このとき割込み処理動作が開始されてしま
うと、戻ｐ番地等のデータがＲＡＭ領域以外の領域にス
タ、りされてしまう恐れがある。In conventional microcomputer systems equipped with the above-mentioned non-masked interrupt processing function, this interrupt processing is always ready for acceptance, so at the initial start, the data in the stack pointer is not yet initialized. An unauthorized interrupt processing operation may be initiated. If the interrupt processing operation is started at this time, there is a risk that data such as the return p address will be stored in an area other than the RAM area.
すると割込み処理終了後、以前の動作を続行しようとし
ても正常な番地に戻れなくなってしまい、この結果、動
作の信頼性が低くなってしまう。Then, even if an attempt is made to continue the previous operation after the interrupt processing is completed, it will not be possible to return to the normal address, and as a result, the reliability of the operation will be reduced.
またさらに従来ではこの点を改良して、イニシャルスタ
ート後、スタックポインターが初期設定されてから始め
て非−スフ割込み処理要求が受付けられるようにしたマ
イクロコンピュータシステムも開発されている。ところ
が、このようなものでも、スタックポインターが一度初
期設定されてしまえば上記非マスク割込み処理要求は何
度でも受付けられてしまう。すなわち多重割込みが発生
してしまう。このためにスタック領域赤あふれてしまい
、この結果、必要なＲＡＭ領域内のデータを破壊したシ
、戻シ番地等の情報が失なわれたシするため、前記と同
様に正常な番地に戻れなくなってしまう。Furthermore, a microcomputer system has been developed in which this problem has been improved so that a non-block interrupt processing request can be accepted only after the stack pointer is initialized after an initial start. However, even in this case, once the stack pointer is initialized once, the above-mentioned non-masked interrupt processing request can be accepted any number of times. In other words, multiple interrupts occur. As a result, the stack area overflows, and as a result, data in the necessary RAM area is destroyed and information such as the return address is lost, making it impossible to return to the normal address as described above. I end up.
この発明は上記のような事情を考慮してなされたもので
、その目的はイニシャライズ後の非マスク割込みの不正
割込みおよび多重割込みが防止でき、動作の信頼性の高
いマイクロコンピュータシステムを提供することにある
。The present invention was made in consideration of the above-mentioned circumstances, and its purpose is to provide a microcomputer system that can prevent unauthorized interrupts and multiple interrupts of non-masked interrupts after initialization, and has highly reliable operation. be.
上記目的を達成するためこの発明にあっては、非マスク
処理要求がある毎に第１のラッチをセットし、またシス
テムのイニシャル時毎または非マスク割込み処理の受付
は後に上記とは異なる第２のラッチをセクトしまたスタ
ックポインターにデータが初期設定された後または上記
非マスク割込み処理の終了後にこの第２のラッチをリセ
ットし、この第２のラッチがリセット状態にある時のみ
、上記第１のラッチの出力を割込み検出回路に供給する
ようにしている。In order to achieve the above object, the present invention sets a first latch each time there is a non-mask processing request, and a second latch different from the above is set each time the system is initialized or when a non-mask interrupt processing is received. This second latch is reset after data is initialized to the stack pointer or after the non-masked interrupt processing is completed, and only when this second latch is in the reset state, the first latch is reset. The output of the latch is supplied to the interrupt detection circuit.
以下図面を診照してこの発明の一実施例を説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明に係るマイクロコンピュータシステム
の非マスク割込み処理検出回路部分の構成を示す回路図
である。図において１ノは外部端子である。この外部端
子１１にはセット・リセット形のラッチ（第１のラッチ
）１２の夕・１．ト
ｆ／入力端が接続されていて、このラッチ１２の７出力
信号［は２人力の負論理形ＡＮＤダート１３の一方入力
端に供給される。FIG. 1 is a circuit diagram showing the configuration of a non-masked interrupt processing detection circuit portion of a microcomputer system according to the present invention. In the figure, 1 is an external terminal. This external terminal 11 has set/reset type latches (first latches) 12 and 1. The 7 output signals of this latch 12 are supplied to one input terminal of a two-manufactured negative logic AND dart 13.
また、１４はセット・リセット形のラッチ（第２のラッ
チ）であり、このラッチ１４のセット入力端にはＮＯＲ
ゲート１５の出力信号が、リセット入力端にはもう一つ
のＮＯＲゲート１６の出力信号がそれぞれ供給される。Further, 14 is a set/reset type latch (second latch), and the set input terminal of this latch 14 has a NOR
The output signal of the gate 15 and the output signal of another NOR gate 16 are respectively supplied to the reset input.
上記ＮＯＲグートノ５は２人力のものであり、その一方
入力端にはこのシステム全体がイニシャライズされた時
に″１″レベルに設定されるイニシャライズ信号ＩＮＩ
Ｔが供給され、他方入力端には一度非マスク割込み処理
要求が受付けられた後に″′１″レベルに設定される非
マスク割込み処理要求受付は信号（略してＮＭｉアクノ
ウレッソ信号）ＮＭＩＡが供給される。上記ＮＯＲゲー
ト１６も同じ＜２゜入力のものであり、その一方入力端
にはシステム全体がイニシャライズされさらに図示しな
いスタックポインターにデータが初期設定された後に”
１＃レベルに設定されるスタックロード信号ＬＤＳが供
給され、他方入力端には一度非マスク割込み処理要求が
受付けられその処理が終了して再び元の番地に戻る際に
１１１′ルベルに設定されるＮＭＩ＋、 ＩＪターン信
号ＲＴＮが供給される。The above NOR controller 5 is powered by two people, and the input terminal has an initialization signal INI that is set to the "1" level when the entire system is initialized.
T is supplied to the other input terminal, and a signal NMIA (abbreviated as NMi acknowledge signal) is supplied to the other input terminal, which is set to the "'1" level after a non-masked interrupt processing request is accepted. . The above NOR gate 16 also has the same <2° input, and on the other hand, after the entire system is initialized and data is initialized to a stack pointer (not shown),
A stack load signal LDS set to 1# level is supplied, and the other input terminal is set to 111' level when a non-masked interrupt processing request is accepted and the processing is completed and the signal returns to the original address. NMI+ and IJ turn signals RTN are supplied.
上記ラッチ１４のＱ出力信号Ｑ２は前記ＡＮＤダート１
３の他方入力端に供給され、またこのＡＮＤダート１３
の出力信号ＮＭＩＸは割込み検出回路１７に供給される
。The Q output signal Q2 of the latch 14 is the AND dart 1
3, and this AND dart 13
The output signal NMIX of is supplied to the interrupt detection circuit 17.
上記割込み検出回路１７は上記ＡＮＤゲート１３の出力
信号ＮＭＩＸが＠ Ｉ Ｉ＋レベルとなった際に、非マ
スク割込み要求があったものとしてこれを検出し、検出
後はこの要求を受付けるようになっている。When the output signal NMIX of the AND gate 13 reaches the @II+ level, the interrupt detection circuit 17 detects this as a non-masked interrupt request, and after detection, accepts this request. There is.
次に作用について説明する。いまシステム全体が・イニ
シャル状態に設定されていてしかも未だスタックポイン
ターにデータが初期設定されていない場合を考える。こ
のような場合に非マスク割込み処理要求が発生すれば、
従来では受付けられてしまう。ところが、第１図に示す
ような回路構成では、イニシャライズ時に信号ＩＮＩＴ
が発生し、この信号がＮＯＲダート１５を通過すること
にょシラッチ１４がセットする。するとこのラッチ１４
の出方信号。２は″′１″レベルに設定され、これにょ
シＡＮＤダートノ３の出力信号ＮＭＩＸ は″′０″
レベルに固定される。すなわち、この状態で外部端子１
１に”０＃レベルの非マスク割込み要求信号ＮＭＩが入
力し、その後、ラッチ１２がセットしてその出カ信号譜
が０”レベルになったとしても、ＡＮＤダート１３の出
力信号ＮＭＩＸは″′ｏ＃レベルのままである。Next, the effect will be explained. Let us now consider a case where the entire system is set to an initial state, and data has not yet been initialized to the stack pointer. If a non-masked interrupt processing request occurs in such a case,
Conventionally, it would be accepted. However, in the circuit configuration shown in Figure 1, the signal INIT is not activated during initialization.
occurs, and the siratch 14 sets this signal to pass through the NOR dart 15. Then this latch 14
signal. 2 is set to the "'1" level, and the output signal NMIX of the AND dirt number 3 is "'0".
fixed at the level. In other words, in this state, external terminal 1
Even if the non-masked interrupt request signal NMI of "0# level" is input to "0#" level, and then the latch 12 is set and its output signal becomes "0" level, the output signal NMIX of AND dart 13 will be "'' It remains at o# level.
次に上記イニシャライズ後、スタックポインターにデー
タが初期設定されると、ＮＯＲ／１′’−１１６Ｋ“１
ルベルのスタックロードＭ 号ＬＤｓ ７＞（入力する
。するといままでセット状態にあったラッチ１４がリセ
ットして、その出力信号。２は１１”レベルから″′Ｏ
＃レベルに反転する。これ【よルＡＮＤグートノ３が始
めて開かれる。この状態で外部端子１１に゛０″レベル
の非マスク割込み要求信号舗が入カ踵その後、ラッチ１
２がセットしてその出カ信号互）−が″０＃レベルにな
ると、いまｔ−ｃ”ｏ”レベルであったＡＮＤゲート１
３の出力信号ＮＭＩ Ｘが＠Ｉｌ＋レベルに反転する。Next, after the above initialization, when data is initialized to the stack pointer, NOR/1''-116K"1
Rubel's stack load M No. LDs 7
#Flip to level. This is the first time that [Yoru AND Gutno 3] will be held. In this state, a non-masked interrupt request signal of level ``0'' is input to the external terminal 11. After that, the latch 1
When 2 is set and its output signal (-) goes to "0#" level, AND gate 1, which was currently at t-c"o" level,
The output signal NMIX of No. 3 is inverted to the @Il+ level.
すると割込み検出回路ノアは上記信号ＮＭ Ｉ Ｘ （
Ｄ ”１” レベルへのレベル変化を検出することにょ
シ、上記割込み処理要求を受付る。すなわち、この回路
では、イニシャライズされ次にスタックポインターのデ
ータが初期化されるまでの間では不正の非マスク割込み
処理の要求が受付けられず、スタックポインターにデー
タが設定されて始めて要求が受付けられるものである。Then, the interrupt detection circuit NOR outputs the above signal NMI
D Upon detecting a level change to "1" level, accept the above interrupt processing request. In other words, this circuit does not accept requests for illegal non-masked interrupt processing after initialization until the stack pointer data is initialized, and requests are accepted only after data is set in the stack pointer. It is.
したがって、従来のような戻シ番地等のデータがＲＡＭ
領域以外の領域にスタックされる恐れがなく、割込み処
理終了後は正常な番地に戻ることができる。Therefore, data such as the conventional return address is stored in RAM.
There is no risk of being stacked in an area other than the area, and the address can be returned to the normal address after the interrupt processing is completed.
次に一度割込み処理の要求が受付けられた後の場合につ
いて考える。このような場合に、続けて割込み処理要求
が発生すると、従来では何度でも受付けが可能なために
多重割込み受付は状態が発生し、ＲＡＭ領域内のデータ
の破壊や戻９番地等の情報が失なわれたシすることがあ
る。Next, consider the case after a request for interrupt processing has been accepted. In such a case, if interrupt processing requests occur consecutively, a state occurs when accepting multiple interrupts because conventionally it is possible to accept them an unlimited number of times, resulting in data destruction in the RAM area and information such as return address 9 being lost. Sometimes things get lost.
ところが、第１図に示すような回路構成では一度非マス
ク割込み処理要求が受付けられると信号ＮＭＩＡが発生
し、この信号がＮＯＲゲート１５を通過することによシ
ラッチ１４がセットする。However, in the circuit configuration shown in FIG. 1, once a non-mask interrupt processing request is accepted, a signal NMIA is generated, and when this signal passes through the NOR gate 15, the silatch 14 is set.
すると前記の場合と同様に、ＡＮＤゲート１３の出力信
号ＮＭＩＸは″′０＃レベルに固定される。したがって
この場合にも前記と同様に、外部端子１）に″０＃レベ
ルの信号−ＮＭＩが入力し、その後、ラッチＪ２がセッ
トシてその出力信号Ｑ＋が“０＃レベルになっても、上
記信号ＮＭ ＩＸは“Ｏ″レベルまま変化しない。すな
わち、一度処理要求が受付けられると、その後、続けて
割込み処理要求が発生してもこれは受付けられない。す
なわち、多重受付けは防止される。Then, as in the previous case, the output signal NMIX of the AND gate 13 is fixed at the ``0# level. Therefore, in this case as well, the ``0# level signal -NMI is applied to the external terminal 1). Even if the latch J2 is set and the output signal Q+ goes to the "0#" level, the signal NMIX remains at the "O" level and does not change.In other words, once a processing request is accepted, the processing continues. Even if an interrupt processing request occurs, it will not be accepted.In other words, multiple acceptances will be prevented.
次に一度処理要求が受付けられ、この処理が終了すると
、ＮＯＲゲート１６に１１＃レベルのＮＭＩリターン信
号ＲＴＮが入力する。するといままでセット状態にあっ
たラッチノ４がリセットして、その出力信号Ｑ２は“１
＃レベルがら０”レベルに反転する。これによりＡＮＤ
ゲート１３が開かれて、この状態のときに非マスク割込
み処理要求信号ＮＭＩが外部端子１１に入力するとこの
割込み要求は受付けられる。すなわち、この回路では一
度非マスク割込み処理要求が受付けられた後はこの処理
が終了するまで次の割込み要求は受付けられず、終了し
て元の番地に戻ってから始めて次の割込み要求が受付け
られるものである。したがって、仁のような場合でも、
従来のよりなＲＡΔ（領域内のデータが破壊されたシ、
戻り番地等の情報が失なわれたｂすることがない。Next, a processing request is accepted once, and when this processing is completed, an NMI return signal RTN of 11# level is input to the NOR gate 16. Then, the latch node 4 that has been in the set state until now is reset, and its output signal Q2 becomes "1".
#Reverses the level to 0” level. This causes AND
When gate 13 is opened and non-masked interrupt processing request signal NMI is input to external terminal 11 in this state, this interrupt request is accepted. In other words, in this circuit, once a non-masked interrupt processing request is accepted, the next interrupt request is not accepted until this processing is completed, and the next interrupt request is only accepted after the process is completed and the original address is returned. It is something. Therefore, even in cases like jin,
Conventional RAΔ (when data in the area is destroyed,
Information such as return address will not be lost.
このように上記実施例回路では、非マスク割込み処理後
、再び元の番地に戻ることができる。In this manner, the circuit of the above embodiment can return to the original address again after the non-masked interrupt processing.
しかも非マスク割込みが多重に受付けられるというとと
は、非マスク割込み処理に入って再び割込みの受付は処
理に入ることもあ）得るゎけで、このようガ場合非マス
ク割込み処理プログラムが全く実行されないうちに情報
が破壊されてしまう可能性がある。ところが上記実施例
回路では、いったん非マスク割込み処理が実行されると
、これが終了するまでは次の非マスク割込み要求は受付
けられないため、上記のような情報の破壊は防止するこ
とができる。Moreover, the fact that non-masked interrupts are accepted multiple times means that the non-masked interrupt processing may be started and then the interrupt acceptance processing starts again. There is a possibility that the information will be destroyed before it is done. However, in the circuit of the above embodiment, once the non-masked interrupt processing is executed, the next non-masked interrupt request cannot be accepted until the non-masked interrupt processing is completed, so that the destruction of information as described above can be prevented.
したがって、上記実施例回路では動作の信頼性を高くす
ることができる。Therefore, the reliability of operation can be increased in the circuit of the above embodiment.
第２図はこの発明の他の実施例の回路構成図であわ、前
記第１図と同様に非マスク割込み処理検出回路部分のみ
を示している。前記第１図に示す実施例回路では、一つ
の非マスク割込み処理要求受付は後、この割込み処理が
実行きれるルーチン内でスタックディンターへのデータ
ロード命令が実行されると、信号ＬＤＳが発生してラッ
チ１４がリセットして、この後、次の非マスク割込み処
理要求が受伺けられてしまう不都合が稀にある。これは
イニシャライズ時における非マスク割込み処理要求の受
付は防止および要求受付は後の再受付は防止を一つのラ
ッチ１４で制御していることに起因する。したがって、
この第２図の実施例回路では一つのラッチ１４０代りに
二つのラッチ１４に、１４Ｂを設け、この両ラッチ２４
Ａ 、 Ｊ ４ＢのＱ出力信号Ｑ２１１Ｑ２□ を、前
記２人力のＡＮＤゲート１３０代りに設けられた３人力
のＡＮＤゲート１８に並列的に供給することによシ上記
不都合が解消するようにしたものである。なおこの第２
図の場合、各信号ＩＮＩＴ、ＮＭＩＡ、ＬＤＳ 、ＲＴ
Ｎはそれぞれ各インノＳ−夕１９，２０，２１．２２を
介してラッチ１４ｋまたは１４Ｂに供給されている。FIG. 2 is a circuit configuration diagram of another embodiment of the present invention, and like FIG. 1, only the non-masked interrupt processing detection circuit portion is shown. In the embodiment circuit shown in FIG. 1, after one non-masked interrupt processing request is accepted, when a data load instruction to the stack dinter is executed within the routine in which this interrupt processing can be executed, the signal LDS is generated. There are rare inconveniences in which the latch 14 is reset and the next non-masked interrupt processing request is subsequently accepted. This is because one latch 14 controls the prevention of acceptance of a non-masked interrupt processing request at the time of initialization and the prevention of subsequent re-acceptance of the request. therefore,
In the embodiment circuit of FIG. 2, two latches 14 are provided with 14B instead of one latch 140, and both latches 24
The above-mentioned disadvantage is solved by supplying the Q output signals Q211Q2□ of A and J4B in parallel to the three-man powered AND gate 18 provided in place of the two-man powered AND gate 130. be. Note that this second
In the case of the figure, each signal INIT, NMIA, LDS, RT
N is supplied to latch 14k or 14B via each input S-19, 20, 21.22, respectively.
以上説明したようにこの発明によれば、イニシャライズ
後の非マスク割込みの不正割込みおよび多重割込みが防
止でき、もって動作の信頼性の高いマイクロコンピュー
タシステムを提供することができる。As described above, according to the present invention, it is possible to prevent unauthorized interrupts of non-masked interrupts after initialization and multiple interrupts, thereby providing a microcomputer system with high operational reliability.
第１図はこの発明の一実施例の回路構成図、館・２図は
この発明の他の実施例の回路構成図である。
１ノ・・・外部端子、１２．１４・・・ラッチ、１３゜
１８・・・ＡＮＤダート、１５，１６・・・ＮＯＲダー
ト、１７・・・割込み検出回路、１９，２０，２１゜２
２・・・インバータ。
出願人代理人 弁理士 鈴 江 武 彦第１図
第２図FIG. 1 is a circuit diagram of one embodiment of the present invention, and FIG. 2 is a circuit diagram of another embodiment of the invention. 1 No...External terminal, 12.14...Latch, 13°18...AND dart, 15,16...NOR dart, 17...Interrupt detection circuit, 19,20,21°2
2...Inverter. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2
Claims (1)
割込み処理機能を有するマイクロコンピュータシステム
において、上記非マスク割込み処理の要求がある毎にセ
ットされる第１のフラグ手段と、システムのイニシャル
時または上記非マスク割込み処理の受付は後にセットさ
リセットされる第２のフラグ手段と、上記第１のフラグ
手段の出力を上記第２のフラグ手段の出力に応じて割込
み検出回路に出力制御する手段とを具備したことを特徴
とする＝イクロコンピュータシステム。In a microcomputer system having a non-masked interrupt processing function that cannot be inhibited by software, a first flag means is set each time there is a request for the non-masked interrupt processing; A second flag means that is set and reset later for accepting an interrupt process, and a means for controlling output of the first flag means to an interrupt detection circuit according to an output of the second flag means. A microcomputer system characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980082A JPS5920053A (en) | 1982-07-26 | 1982-07-26 | Microcomputer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980082A JPS5920053A (en) | 1982-07-26 | 1982-07-26 | Microcomputer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5920053A true JPS5920053A (en) | 1984-02-01 |
Family
ID=15018534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12980082A Pending JPS5920053A (en) | 1982-07-26 | 1982-07-26 | Microcomputer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5920053A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205441A (en) * | 1986-03-05 | 1987-09-10 | Nec Corp | Microcomputer |
| JPS6345638A (en) * | 1986-08-12 | 1988-02-26 | Fujitsu Ltd | Interruption control system |
| JPH01295536A (en) * | 1988-02-25 | 1989-11-29 | Sanyo Electric Co Ltd | Radio telephone set |
| US7537080B2 (en) | 2003-02-03 | 2009-05-26 | Jtekt Corporation | Electric power-steering apparatus |
| JP2015072624A (en) * | 2013-10-03 | 2015-04-16 | 株式会社エルイーテック | Nmi control |
| JP2017527902A (en) * | 2014-09-26 | 2017-09-21 | インテル・コーポレーション | Avoid early enablement of non-maskable interrupts when returning from exceptions |
-
1982
- 1982-07-26 JP JP12980082A patent/JPS5920053A/en active Pending
Cited By (6)
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