JPS59200350A - Parity check device - Google Patents
Parity check deviceInfo
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- JPS59200350A JPS59200350A JP58074658A JP7465883A JPS59200350A JP S59200350 A JPS59200350 A JP S59200350A JP 58074658 A JP58074658 A JP 58074658A JP 7465883 A JP7465883 A JP 7465883A JP S59200350 A JPS59200350 A JP S59200350A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Abstract
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はパリティチェック装置、特にパシテイチェツク
用のＲＡＭの数を最小にしたパリティチェック装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a parity check device, and more particularly to a parity check device in which the number of RAMs for parity check is minimized.
（２）技術の背景
従来、この種のパリティチェック装置において、スタテ
ィックＲＡＭを用いてメモリシステムを構成する場合に
、データを記憶するＲＡＭの外にパリティ検査用のパリ
ティビットを加えようとすると、データを記憶するＲＡ
Ｍがそれぞれ満杯になっていて余裕がないので、スタテ
ィックＲＡＭの数に対応する数のパリティ用ＲＡ ＩＶ
ｆを設けざるを得なかった。例えば、１６にビットのス
タティックＲＡＭで８にバイトのメモリを構成するよう
な場合に、メモリチップが４個必要であり、更にパリテ
ィチェックビット用に同じ数（４個）のメモリチップ（
ＲＡＭ）が必要とされている。(2) Background of the technology Conventionally, in this type of parity check device, when configuring a memory system using static RAM, if you try to add a parity bit for parity check outside of the RAM that stores data, RA that remembers
Since each of M is full and there is no room, we create a number of parity RA IVs corresponding to the number of static RAMs.
I had no choice but to set f. For example, if you configure 8 bytes of memory with 16 bits of static RAM, you will need 4 memory chips, and the same number (4) of memory chips for parity check bits.
RAM) is required.
すなわち、第１図は従来技術によるパリティチェック装
置の構成を示すが、データを記憶する各スタティックＲ
ＡＭＩ、ＲＡＭ２．ＲＡＭ３．ＲＡＭ４にはパリティ検
査用のビットを収容する余裕がないので、無駄が多いの
を承知で、上記スタティックＲＡＭに対応する数のパリ
ティピット記憶用ＲＡＭＩ’、ＲＡＩＶＩ２’、ＲＡＭ
３’、ＲＡＭ４’を設け、アドレスされた特定のＲＡＭ
内に記憶されたデータのパリティビットを対応するアド
レスに記憶しでいた。That is, FIG. 1 shows the configuration of a parity check device according to the prior art.
AMI, RAM2. RAM3. Since RAM4 does not have room to accommodate bits for parity check, we are aware that there is a lot of waste, so we use RAMI', RAIVI2', and RAM for parity pit storage in the number corresponding to the static RAM mentioned above.
3', RAM 4' is provided, and a specific RAM addressed
The parity bit of the data stored in the memory has been stored in the corresponding address.
しかしながら、やはり従来例のパリティチェック装置は
無駄が多い上に、収容スペースが大になると共に価格に
おいても高価となってしまっている。However, conventional parity check devices are still wasteful, require a large storage space, and are expensive.
（３）発明の目的
本発明は上記の如き従来のパリティチェック装置の問題
を解決するために、パリティ検査用のパリティピントを
記憶するＲＡＭを多数用いずに最小限８例えば１個にし
て、共通に用いるように構成し、ゲート回路および付属
回路を付加するだけで同じ機能が達成されるパリティチ
ェック装置を提供することを目的としでいる。(3) Purpose of the Invention In order to solve the problems of the conventional parity check device as described above, the present invention aims to solve the problems of the conventional parity check device by reducing the number of RAMs for storing parity points for parity checking to a minimum of 8, for example, 1, and using a common It is an object of the present invention to provide a parity check device configured to be used in the present invention and capable of achieving the same function by simply adding a gate circuit and ancillary circuits.
（４）発明の実施例
次に本発明の実施例について添付図面を参照して説明す
る。第２図は本発明によるパリティチェック装置の実施
例の構成を示す。同図において。(4) Embodiments of the invention Next, embodiments of the invention will be described with reference to the accompanying drawings. FIG. 2 shows the configuration of an embodiment of a parity check device according to the present invention. In the same figure.
１はデータを記憶するスタティックＲＡＭ＃ １を示し
、２は同様にＲＡＭ＋２．３はＲＡＭ５３゜４はＲＡＭ
＃４を示し、それぞれのＲＡＭにはアドレスバスＡＤＢ
およびデータバスＤＴＢが接続されている。そして各Ｒ
Ａ Ｍ １〜４の選択は各チップ選択線＊Ｃ８１〜＊Ｃ
３４に対応するチップ選択信号が印加された際に特定の
ＲＡＭが選択されるようになっており、それらのＲＡＭ
１〜４についての書込み、または読出しは、それぞれの
書込み線＊Ｗまたは読出し線＊Ｒに信号を与えることに
よって行なう。５はパリティ発生器であって上記各ＲＡ
Ｍ１〜４のデータに対するパリティを発生するもの、６
１，６１！、６ ｓ、６ ｍはアンドおよびオアゲ
ートからなる第１ゲート回路、第２ゲート回路、第３ゲ
ート回路、第４ゲート回路であって、これらの各ゲート
回路にはチップ選択線Ｃ８＜および＊Ｃ８ｉ （ｉ＝
１．２，３．４＞ それに後述するパリティビット保
持レジスタがらの出力Ｐ Ｇｓ 、 Ｐ Ｇ２ 、 Ｐ
Ｇｓ・・・・・・が与えられ゛るようになっている。1 indicates static RAM #1 that stores data, 2 similarly indicates RAM+2.3 indicates RAM53, 4 indicates RAM
#4, and each RAM has an address bus ADB.
and a data bus DTB are connected. and each R
A M 1 to 4 are selected using each chip selection line *C81 to *C
When a chip selection signal corresponding to 34 is applied, a specific RAM is selected.
Writing or reading for 1 to 4 is performed by applying a signal to the respective write line *W or read line *R. 5 is a parity generator for each of the above RAs.
Something that generates parity for the data of M1-4, 6
1,61! , 6 s, and 6 m are a first gate circuit, a second gate circuit, a third gate circuit, and a fourth gate circuit consisting of AND and OR gates, and each of these gate circuits is connected to a chip selection line C8< and *C8i. (i=
1.2, 3.4> In addition, the outputs of the parity bit holding registers PGs, PG2, P which will be described later
Gs... is now given.
７はパリティ用ＲＡＭであって、前記データ用のスタテ
ィックＲＡＭ１〜４に対してのパリティビットを１つの
共通パリティ用ＲＡＭで共通に所定の順序で記憶する。A parity RAM 7 stores parity bits for the data static RAMs 1 to 4 in a common parity RAM in a predetermined order.
８はパリティビット保持用レジスタであって、前記パリ
ティ用ＲＡＭ７から読出されたそれぞれのパリティビッ
トを一時的に記憶しておくものである。なお、前記パリ
ティ用ＲＡＭ７に供給される信号＊ＰＲは。Reference numeral 8 denotes a parity bit holding register, which temporarily stores each parity bit read out from the parity RAM 7. Note that the signal *PR supplied to the parity RAM 7 is as follows.
パリティ読出し線の信号を表わす。９− ｉ （＊ ”
１ 。Represents the signal on the parity read line. 9-i (* ”
1.
２．３．４）はアンドゲート、１０はオアゲート。2.3.4) is an and gate, and 10 is an or gate.
１１は排他的オアゲート、１２はラッチ回路を示す。な
お一本発明の実施例においては、１６にビットのスタテ
ィックＲＡＭを用いて全体で８にバイトのメモリを７構
成する場合を例にとって説明する。そのためデータ記憶
用のＲＡＭは４個としでいるが他の構成にすれば前記Ｒ
ＡＭの数は変ってくることは当業者には自明のことであ
る。11 is an exclusive OR gate, and 12 is a latch circuit. In one embodiment of the present invention, a case will be explained in which a 16-bit static RAM is used and seven memories each having a total of 8 bytes are configured. Therefore, the number of RAMs for data storage is limited to four, but if other configurations are used, the R
It is obvious to those skilled in the art that the number of AMs will vary.
以上のように構成された本発明によるパリティチェック
装置の動作を次に説明する。まず、データＲＡＭ１〜４
にデータを書込む場合９例えばＲＡＭＩに書込む場合に
、チップ選択線＊ｃｓ１にＩＯＩ信号を与えＲＡＭ１を
選択した後にＲＡＭＩＱ＊Ｗ線に信号を与えて（＊Ｗ＝
Ｏ）アドレスバスＡＤＢで指定された記憶場所にデータ
バスＤＴＢ上のデータを書込む。それと共にパリティ用
ＲＡＭ７内の、ＲＡＭＩに対応するパリティピット記憶
領域には各アドレスで指定されたデータに対するパリテ
ィビットが所定の順序で記憶される。The operation of the parity check device according to the present invention configured as described above will be explained next. First, data RAM1-4
9 For example, when writing to RAMI, give the IOI signal to the chip selection line *cs1 to select RAM1, and then give the signal to the RAMIQ*W line (*W=
O) Write the data on data bus DTB to the storage location specified by address bus ADB. At the same time, parity bits for data designated by each address are stored in a predetermined order in the parity pit storage area corresponding to RAMI in the parity RAM 7.
パリティ用ＲＡＭ７の中には、各ＲＡＭ１〜４に対して
与えられるアドレスと同じ位置に、各ＲＡＭ１〜４にお
ける当該アドレスに格納されているデータのパリティ情
報が格納される。すなわちＲＡＭ７のアドレスの内容に
関し１例えは最初のビットはＲＡ Ｍｌ用のパリティビ
ット、２番目のビットはＲＡ Ｍ ２用のパリティビッ
ト、３番目のビットはＲＡＭ３用のパリティビット、４
番目のビットはＲＡＭ４用のパリティビットという順番
で。In the parity RAM 7, parity information of data stored at the address in each RAM 1 to 4 is stored in the same position as the address given to each RAM 1 to 4. That is, regarding the contents of the address of RAM7, for example, the first bit is the parity bit for RAM M1, the second bit is the parity bit for RAM2, the third bit is the parity bit for RAM3, and the fourth bit is the parity bit for RAM3.
The second bit is the parity bit for RAM4.
パリティ情報が格納されるようになっている。Parity information is stored.
このように記憶されたデータを読出すに際しては、同様
にチップ選択線＊Ｃ８１〜４のいずれか。When reading the data stored in this way, any one of the chip selection lines *C81 to *C4 is selected.
例えば＊Ｃ８１を選択し、＊Ｒに信号を与え（＊Ｒ＝０
）ＲＡＩＶＩＩの所定のアドレスで指定されたデータを
データバスＤＴＢ上から読出す。データに対する各パリ
ティビットの発生はパリティ発生器５によって行なわれ
２選択された特定のデータＲＡＭに対するパリティが各
ゲート回路６−１゜６−２．６−ｓ 、 ６−４を介し
てその入力条件から決定され記憶されたパリティビット
と一致がチェックされる。すなわち、パリティ用ＲＡＭ
７からはＲＡＭ１〜４に対するデータのパリティビット
がその各ン４毎の記憶領域からデータＲＡＭからの読出
し以前に読出されてパリティビット保持レジスタ８に記
憶されでいるので、その出力ＰＧＩ〜ＰＧ４と各チップ
選択、線 Ｃ８Ｉ〜Ｃ８４とのアンドが各アンドゲート
９−１〜９−４ のいずれかでとられ、オアゲート１０
を介して、パリティ発生器５からのそれぞれの入力と排
他的オアゲート１１で一致、不一致が判定され、その結
果がラッチ回路１２に記憶される。For example, select *C81 and give a signal to *R (*R=0
) Read data specified by a predetermined address of RAIVII from data bus DTB. Generation of each parity bit for data is performed by a parity generator 5, and the parity for a selected specific data RAM is generated via each gate circuit 6-1, 6-2.6-s, 6-4 to determine its input condition. The parity bits determined and stored are checked for match. In other words, parity RAM
From 7 onwards, the parity bits of the data for RAMs 1-4 are read out from the storage area for each row 4 and stored in the parity bit holding register 8 before reading from the data RAM. Chip selection, AND with lines C8I to C84 is taken by each AND gate 9-1 to 9-4, and OR gate 10
A match or mismatch is determined between each input from the parity generator 5 and the exclusive OR gate 11, and the result is stored in the latch circuit 12.
次に１例えばデータＲＡ Ｍ２に対して別の新しいデー
タを書込む場合には、アドレスバスＡＤＢ上のアドレス
で指定されたＲ Ａ Ｍ ２の特定の記憶場所にデータ
バスＤＴＢのデータが書込まれるが。Next, when writing new data to data RAM 2, for example, the data on data bus DTB is written to a specific memory location in RAM 2 specified by the address on address bus ADB. but.
前記アドレスの旧データに対応するパリティビットが記
憶されているパリティ用ＲＡＭ７の所定の対応記憶領域
からパリティビットをデータ書込みの直前に読出してそ
の内容をパリティビット保持レジスタ８に保持しておい
て、前記新規に書込まれるデータにしたがって、パリテ
ィ発生器５から新たに発生されたパリティビットでＲＡ
Ｍ２に対応するパリティビットを置換し、その他のパリ
ティビットに対しては、パリティ用ＲＡＭ７を読出した
時と同じビットをパリティ用ＲＡ Ｍ ７に再書込みす
る。尚、第３図、第４図にＲＡＭへの書込み及び読州し
タイミングについて従来方式（５）と本実施例ＩＢ）と
を対比的に示す。Immediately before data writing, the parity bit is read from a predetermined corresponding storage area of the parity RAM 7 in which the parity bit corresponding to the old data at the address is stored, and its contents are held in the parity bit holding register 8; According to the newly written data, the parity bits newly generated from the parity generator 5 are used as the RA.
The parity bit corresponding to M2 is replaced, and for the other parity bits, the same bits that were read from the parity RAM 7 are rewritten into the parity RAM 7. Incidentally, FIGS. 3 and 4 show the conventional method (5) and the present embodiment IB) in contrast with respect to the writing timing to the RAM and reading timing.
（５）発明の効果
以上１本発明の実施例について述べてきたように１本発
明のパリティチェック装置においては。(5) Effects of the Invention As described above with respect to the embodiments of the present invention, in the parity check device of the present invention.
特定キロビットｎからなる所定キロバイトｍのデータを
記憶するに個のデータＲＡＭに対して、それぞれ同じ数
のパリティ用ＲＡＭを設けずに、高々１個程度の共通の
パリティ用ＲＡ ＩＶＩを設けその記憶領域をレセクシ
ョンづつに分割しでそれぞれのデータＲＡＭ＆ （ｋ＝
１．２．３・・・）に対応するデータのパリティビット
を所定の順序で上記各セクションに記憶することによっ
てパリティ用ＲＡＭの個数を最小限となるよう構成し、
パリティ用ＲＡＭの能率のよい使用が可能となる！した
がって、パリティ用ＲＡＩＶＩの価格を著しく低減する
ことができると共に、パリティチェック装置のＲＡＭに
対する実装スペースも小さ°くすることができる効果を
生ずる。For each data RAM that stores data of a predetermined kilobyte m consisting of a specific kilobit n, instead of providing the same number of parity RAMs, at most one common parity RA IVI is provided and its storage area is Divide it into sections and store each data RAM & (k=
1.2.3...) is configured so that the number of parity RAMs is minimized by storing parity bits of data corresponding to the above sections in a predetermined order,
Efficient use of parity RAM is now possible! Therefore, the cost of the parity RAIVI can be significantly reduced, and the mounting space for the RAM of the parity check device can also be reduced.
矛１図は従来技術によるパリティチェック装置のデータ
ＲＡＭおよびパリティ用ＲＡＭ部分の構成図、第２図は
本発明によるパリティチェック装置の実施例の構成図、
第３図囚は従来方式によるＲＡＭの書込みタイミングを
示す説明図、２３図ＦＢ）は本発明によるＲＡＭの書込
みタイミングを示す説明図、第４図囚は従来方式による
ＲＡＭの読出しタイミングを示す説明図、第４図ｔＢｌ
は本発明によるＲＡＭの読出しタイミングを示す説明図
。
を夫々示す。
図中、１〜４はデータＲＡＭ（スタティックＲＡＭ）、
５はパリティ発生器、６−ｊ（ｉ＝１．２．・・・）は
ゲート回路、７はパリティ用ＲＡＭ、８はパリティビッ
ト保持レジスタ、９−＜（＜＝：１．２．・・・）はア
ンドゲート、１０はオアゲート、１１は排他的オアゲー
ト、１２はラーツチ回路 、ＡＤＢはアドレスバス、Ｄ
ＴＢはデータバス、を夫々示す。
特許出願人 ユーザツク電子工業株式会社代理人弁理士
森 １） 寛 （外２名）８３１２１（Ａ）
１：＋ＡＭ？１’Ｌス
木ｃＳ
（千−？７′ｊし２Ｆ）
（Ｂ）
（Ｂ）Figure 1 is a configuration diagram of the data RAM and parity RAM portions of a parity check device according to the prior art, and Figure 2 is a configuration diagram of an embodiment of the parity check device according to the present invention.
Figure 3 is an explanatory diagram showing the RAM write timing according to the conventional method, Figure 23 FB) is an explanatory diagram showing the RAM write timing according to the present invention, and Figure 4 is an explanatory diagram showing the RAM read timing according to the conventional method. , Fig. 4 tBl
FIG. 2 is an explanatory diagram showing the read timing of the RAM according to the present invention. are shown respectively. In the figure, 1 to 4 are data RAM (static RAM),
5 is a parity generator, 6-j (i=1.2...) is a gate circuit, 7 is a parity RAM, 8 is a parity bit holding register, 9-<(<=:1.2...) ) is an AND gate, 10 is an OR gate, 11 is an exclusive OR gate, 12 is a latch circuit, ADB is an address bus, D
TB indicates a data bus. Patent applicant: Usatsuk Electronic Industry Co., Ltd. Representative Patent Attorney Mori 1) Hiroshi (2 others) 83121 (A) 1: +AM? 1'L tree cS (1,000-?7'j and 2F) (B) (B)
Claims (1)
る記憶システムにおいて、前記に個のＲＡＭに記憶され
るデータに対応するパリティビットを記憶するパリティ
用ＲＡＭを設けると共に、前記パリティ用ＲＡ ｔＶＬ
から読出した前記に個のＲＡＭ中のデータに対応するパ
リティビットを一時的に記憶するパリティビット保持レ
ジスタを設け。 かつ前記パリティ用ＲＡＭの記憶領域に前記に個のＲＡ
ＩＶＩ内のデータに対応するパリティビットを所定の
順序で記憶しでゆき、新規なデータが特定のＲＡ ｔＶ
ｌに書込まれろ場合に対象となるアドレスの旧データに
対応するパリティビットをパリティ用ＲＡ ＩＶＩから
事前に読出し、これをレジスタに保持した後、新たな書
込データに対応しで発生される新規なパリティビットに
より、旧パリティビットを置換するようにしたことを特
徴とするパリティチェック装置。[Scope of Claims] In a storage system having RAMs for storing data of a predetermined storage capacity, a parity RAM is provided for storing parity bits corresponding to the data stored in the RAMs; RA tVL for parity
A parity bit holding register is provided for temporarily storing parity bits corresponding to the data read from the RAM. and the number of RAs in the storage area of the parity RAM.
The parity bits corresponding to the data in the IVI can be stored in a predetermined order such that new data is
After reading the parity bit corresponding to the old data of the target address in advance from the parity RA IVI and holding it in the register, the new data generated in response to the new write data 1. A parity check device characterized in that an old parity bit is replaced with a parity bit of the same type.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074658A JPS59200350A (en) | 1983-04-27 | 1983-04-27 | Parity check device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074658A JPS59200350A (en) | 1983-04-27 | 1983-04-27 | Parity check device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200350A true JPS59200350A (en) | 1984-11-13 |
Family
ID=13553547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074658A Pending JPS59200350A (en) | 1983-04-27 | 1983-04-27 | Parity check device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200350A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214040A (en) * | 1985-03-20 | 1986-09-22 | Fujitsu Ltd | Parity circuit of memory |
| JP2013080455A (en) * | 2011-09-30 | 2013-05-02 | Rambus Inc | Sharing check bit memory device between groups of memory devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456334A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Memory system |
| JPS57117198A (en) * | 1981-01-13 | 1982-07-21 | Omron Tateisi Electronics Co | Memory system with parity |
-
1983
- 1983-04-27 JP JP58074658A patent/JPS59200350A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456334A (en) * | 1977-10-14 | 1979-05-07 | Hitachi Ltd | Memory system |
| JPS57117198A (en) * | 1981-01-13 | 1982-07-21 | Omron Tateisi Electronics Co | Memory system with parity |
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| JP2013080455A (en) * | 2011-09-30 | 2013-05-02 | Rambus Inc | Sharing check bit memory device between groups of memory devices |
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