JPS59199258A - 荷電制御型インクジエツト記録装置 - Google Patents
荷電制御型インクジエツト記録装置Info
- Publication number
- JPS59199258A JPS59199258A JP7533783A JP7533783A JPS59199258A JP S59199258 A JPS59199258 A JP S59199258A JP 7533783 A JP7533783 A JP 7533783A JP 7533783 A JP7533783 A JP 7533783A JP S59199258 A JPS59199258 A JP S59199258A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- charge
- head
- yellow
- control type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
- B41J2/01—Ink jet
- B41J2/21—Ink jet for multi-colour printing
Landscapes
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Ink Jet (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、マルチヘッド型の荷電制御型インフジエラ１
〜記録装置における荷電パルス発生回路に関する。
〜記録装置における荷電パルス発生回路に関する。
従来技術
従来、マルチヘッド型の荷電制御インクジェットプリン
タにおいては、各ヘッドごとに荷電コード発生回路、Ｄ
／Ａ変換回路等を備えており、そのため、回路部品点数
が増えて大型化し、コストも高くなってしまうという欠
点があった。
タにおいては、各ヘッドごとに荷電コード発生回路、Ｄ
／Ａ変換回路等を備えており、そのため、回路部品点数
が増えて大型化し、コストも高くなってしまうという欠
点があった。
１−−■
本発明は斯かる事情に鑑みてなされたもので、印字歪補
正回路を含む荷電コード発生回路、Ｄ／Ａ変換回路等を
複数のヘッドに対して共用し、回路の小型化、コストダ
ウンを図ったマルチヘッド型の荷電制御インクジェット
記録装置を提供することを目的とする。
正回路を含む荷電コード発生回路、Ｄ／Ａ変換回路等を
複数のヘッドに対して共用し、回路の小型化、コストダ
ウンを図ったマルチヘッド型の荷電制御インクジェット
記録装置を提供することを目的とする。
構 成
本発明の構成について、以下実施例に基づいて説明する
。
。
第１図はイエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ
）、ブラック（Ｋ）の４色の荷電コードを発生する回路
のブロック図である。これらＹ。
）、ブラック（Ｋ）の４色の荷電コードを発生する回路
のブロック図である。これらＹ。
Ｍ、Ｃ，にの各荷電信号は、走査されるキャリッジ上に
配置され、走査方向に間隔を置いて並べられた複数のヘ
ッドにそれぞれ印加される。例えばＹ信号は基準（走査
方向一番先頭）のヘッド、Ｍ信号は２番目のヘッド、Ｃ
信号は３番目のヘッド、Ｋ信号は４番目のヘッドといっ
た具合にそれぞれ印加される。ところで、このように走
査方向に間隔を置いて配置された複数のヘッドに同一ド
ツト位置に印写すべき印字データを印加した場合、ヘッ
ド−Ｕ隔をキャリッジが走査するに要する時間だけ印字
データを遅延させて補正する必要がある。
配置され、走査方向に間隔を置いて並べられた複数のヘ
ッドにそれぞれ印加される。例えばＹ信号は基準（走査
方向一番先頭）のヘッド、Ｍ信号は２番目のヘッド、Ｃ
信号は３番目のヘッド、Ｋ信号は４番目のヘッドといっ
た具合にそれぞれ印加される。ところで、このように走
査方向に間隔を置いて配置された複数のヘッドに同一ド
ツト位置に印写すべき印字データを印加した場合、ヘッ
ド−Ｕ隔をキャリッジが走査するに要する時間だけ印字
データを遅延させて補正する必要がある。
即ち先頭ヘッドに印加されるＹ信号に対して、２〜４番
目のヘッドに印加されるＭ、Ｃ，に信号をそれぞれ所定
時間遅延させることにより、Ｙ、Ｍ。
目のヘッドに印加されるＭ、Ｃ，に信号をそれぞれ所定
時間遅延させることにより、Ｙ、Ｍ。
Ｃ，に、信号で荷電されたインク滴を同一ドツト位置に
印写することができる。第１図はこのことを実現するた
めの回路で、１はマルチプレクサ、２は加算器、３〜５
はメモリ、６〜９はシフトレジスタ、１．０．１２はマ
ルチプレクサ、１１はデコータ′、１３はアドレスカウ
ンタ、１４．１７゜１９〜２２はラッチ回路、１５はＲ
Ｏｆｆｉ１６はグー１−回路、１８は加算器であり、マ
ルチプレクサ１、加算器２、メモリ３〜５、アドレスカ
ウンタ１３で印写データ遅延部を、その他で荷電コード
発生部を構成している。
印写することができる。第１図はこのことを実現するた
めの回路で、１はマルチプレクサ、２は加算器、３〜５
はメモリ、６〜９はシフトレジスタ、１．０．１２はマ
ルチプレクサ、１１はデコータ′、１３はアドレスカウ
ンタ、１４．１７゜１９〜２２はラッチ回路、１５はＲ
Ｏｆｆｉ１６はグー１−回路、１８は加算器であり、マ
ルチプレクサ１、加算器２、メモリ３〜５、アドレスカ
ウンタ１３で印写データ遅延部を、その他で荷電コード
発生部を構成している。
以下、第２図のタイミングチャートを参照しながら前記
データ遅延部及び荷電コード発生部の作用を説明する。
データ遅延部及び荷電コード発生部の作用を説明する。
くデータ遅延部〉
ヘッド間隔の補正に必要な遅延量は、スイッチ等でデジ
タル的に設定され、マルチプレクサ１に入力される。第
２図に示すように１つのデータ区間はＹ、Ｍ、Ｃ，にで
４つに時分割され、さらに時分割された１区間内で印字
データの遅延を行なう。例えばマゼンダの遅延はＣＯＬ
Ｍが゛Ｌ″レベル区間即ち第２区間内で行なう。今マゼ
ンダの遅延量をｂとするとマルチプレクサ１にはｂの補
数が入力される。データに同期してカウントするアドレ
スカウンタ１３の上位１４ビツトの示すアドレスをｎと
する。加算器２への一方の入力がカウント値ｎであり、
他方の入力をＯ（＝ＤＹ）にセレクトすることにより、
加算器２の出力はｎ十〇＝ｎとなり、これがメモリ５の
アドレスとして入力される。ここで書き込みパルスを出
すことにより、マゼンダのデータはメモリ５のアドレス
ｎに書き込まれる。次に加算器２にｂの補数が入力され
るようにマルチプレクサ１で選ぶと、メモリのアドレス
はｎ −ｂとなる。そしてｂカラント分前に記憶された
ｎ−ｂのアドレスからデータを読み出し、読み出したデ
ータをシフトレジスタ９に取り込む。このようにしてア
ドレスｎに書き込まれ、アドレスｎ−ｂから読み出すと
いった作業が１区間内で行なわれる。即ちカウンタ１３
の上位１４ビツトのイ直がｎ十すまでカウントしたとき
にｎに書き込まれたデータが読み出される。このように
してマゼンダの印字データはｂカウントだけ遅延される
こととなる。同様にしてシアンの遅延はでＯＬＣが”
Ｌ ”の区間に、またブラックの遅延はで○ＬＫがｒｒ
Ｌ ｎの区間で行なう。またイエローは基準（一番先
頭）のヘッドであるので遅延させず、直接シフ１〜レジ
スタ６に取り込まれる。
タル的に設定され、マルチプレクサ１に入力される。第
２図に示すように１つのデータ区間はＹ、Ｍ、Ｃ，にで
４つに時分割され、さらに時分割された１区間内で印字
データの遅延を行なう。例えばマゼンダの遅延はＣＯＬ
Ｍが゛Ｌ″レベル区間即ち第２区間内で行なう。今マゼ
ンダの遅延量をｂとするとマルチプレクサ１にはｂの補
数が入力される。データに同期してカウントするアドレ
スカウンタ１３の上位１４ビツトの示すアドレスをｎと
する。加算器２への一方の入力がカウント値ｎであり、
他方の入力をＯ（＝ＤＹ）にセレクトすることにより、
加算器２の出力はｎ十〇＝ｎとなり、これがメモリ５の
アドレスとして入力される。ここで書き込みパルスを出
すことにより、マゼンダのデータはメモリ５のアドレス
ｎに書き込まれる。次に加算器２にｂの補数が入力され
るようにマルチプレクサ１で選ぶと、メモリのアドレス
はｎ −ｂとなる。そしてｂカラント分前に記憶された
ｎ−ｂのアドレスからデータを読み出し、読み出したデ
ータをシフトレジスタ９に取り込む。このようにしてア
ドレスｎに書き込まれ、アドレスｎ−ｂから読み出すと
いった作業が１区間内で行なわれる。即ちカウンタ１３
の上位１４ビツトのイ直がｎ十すまでカウントしたとき
にｎに書き込まれたデータが読み出される。このように
してマゼンダの印字データはｂカウントだけ遅延される
こととなる。同様にしてシアンの遅延はでＯＬＣが”
Ｌ ”の区間に、またブラックの遅延はで○ＬＫがｒｒ
Ｌ ｎの区間で行なう。またイエローは基準（一番先
頭）のヘッドであるので遅延させず、直接シフ１〜レジ
スタ６に取り込まれる。
〈荷電コード発生部〉
前述したようにそれぞれのヘッド間隔分だけ遅延された
データは、８ビツトシフトレンスタ６゜７．８．９にそ
れぞれ蓄積される。印字歪の補正を含めた荷電コードの
作成は、それぞれ、イエローはＣｏＬＹ、マゼンダはＣ
ＯＬＭ、シアンはでテ「σ、ブラックはＣ０ＬＫが″Ｌ
′″レベルの区間で行なう。例えばイエローの時はシフ
トレジスタ６の出力８ピツ１へが、マルチプレクサ１ｏ
で選ばれる。この８ビツトの内容は、基準滴及びその後
続２滴、先行５滴までの印写情報であり、印字歪の補正
のためには先行５滴及び後続２滴の影響を考慮すれば充
分とされている。この８ビツトをパターンデコーダ１１
に加え１６種の補正パターンを選び出す。このそれぞれ
の補正パターンに対応する補正量がコードとしてＲＯＭ
１５内に格納されている。そしてカウンタ１３の下位４
ビツトによりＲＯＭ１５の補正コードを１６種順に読み
上げる。
データは、８ビツトシフトレンスタ６゜７．８．９にそ
れぞれ蓄積される。印字歪の補正を含めた荷電コードの
作成は、それぞれ、イエローはＣｏＬＹ、マゼンダはＣ
ＯＬＭ、シアンはでテ「σ、ブラックはＣ０ＬＫが″Ｌ
′″レベルの区間で行なう。例えばイエローの時はシフ
トレジスタ６の出力８ピツ１へが、マルチプレクサ１ｏ
で選ばれる。この８ビツトの内容は、基準滴及びその後
続２滴、先行５滴までの印写情報であり、印字歪の補正
のためには先行５滴及び後続２滴の影響を考慮すれば充
分とされている。この８ビツトをパターンデコーダ１１
に加え１６種の補正パターンを選び出す。このそれぞれ
の補正パターンに対応する補正量がコードとしてＲＯＭ
１５内に格納されている。そしてカウンタ１３の下位４
ビツトによりＲＯＭ１５の補正コードを１６種順に読み
上げる。
一方、マルチプレクサ１２により現在の印写パターンに
応じた１６種の補正パターンを順次選び出し、この出力
でＲＯＭ１５の出力をゲート制御する。
応じた１６種の補正パターンを順次選び出し、この出力
でＲＯＭ１５の出力をゲート制御する。
ゲートを通過した補正コードまたは標準荷電コードはラ
ッチ回路１７でラッチされ、こうして加算器１８で１６
回加算されるとイエローの荷電コードはラッチ回路１９
でラッチされる。マゼンダ、シアン、ブラックも同様に
してそれぞれの区間で演算され、ラッチ回路２０，２１
，２２でラッチされる。また各色間で偏向段にバラツキ
があるので加算器２の出力１４ピツｈの下位５ピツ１〜
をラッチ回路１４でラッチしてＲＯＭ１５のデータの偏
向段を指定する（１４はＬＳ３７３相当のもの）。
ッチ回路１７でラッチされ、こうして加算器１８で１６
回加算されるとイエローの荷電コードはラッチ回路１９
でラッチされる。マゼンダ、シアン、ブラックも同様に
してそれぞれの区間で演算され、ラッチ回路２０，２１
，２２でラッチされる。また各色間で偏向段にバラツキ
があるので加算器２の出力１４ピツｈの下位５ピツ１〜
をラッチ回路１４でラッチしてＲＯＭ１５のデータの偏
向段を指定する（１４はＬＳ３７３相当のもの）。
こうして第１図のモード１として示した荷電コードが得
られるが、荷電コードをイエローとシアン、マゼンダと
ブラックを共有して出力するラッチ方法のモード２とし
て第２図のチャー１−のタイミングが書かれている。こ
の場合はイエローとシアン、マゼンダとブラックでＤ／
Ａコンバータを共用し、サンプルホールド回路で分離す
ることにより回路が更に小型化できる。
られるが、荷電コードをイエローとシアン、マゼンダと
ブラックを共有して出力するラッチ方法のモード２とし
て第２図のチャー１−のタイミングが書かれている。こ
の場合はイエローとシアン、マゼンダとブラックでＤ／
Ａコンバータを共用し、サンプルホールド回路で分離す
ることにより回路が更に小型化できる。
〈サンプルホールド回路〉
第３図はサンプルホールド回路の一例を示す図で、Ｄ／
Ａ変換Ｂｇ３１に２色分の荷電コード信号を加え、バン
ファアンプ３３の出力はゲイン可変増幅器３４において
文字高さを一致させるためにそれぞれ異なった増幅度で
増幅される。例えばイエロー信号は２倍に、マゼンダ信
号は２７３倍に増幅されるように記憶部３８に記憶され
たそれぞれの制御信号の読み出しを制御部３６により切
り換えて行なう。増幅器３４の出力は、増幅度の切り換
えに同期した制御部３６からのサンプリング信号により
アナログメモリ回路３７’、３７“に取り込まれ、Ｙ、
Ｍ別々の信号に分離され、それぞれ増幅器３５’、３５
”に伝えられ図示しない荷電電極に加えられる。
Ａ変換Ｂｇ３１に２色分の荷電コード信号を加え、バン
ファアンプ３３の出力はゲイン可変増幅器３４において
文字高さを一致させるためにそれぞれ異なった増幅度で
増幅される。例えばイエロー信号は２倍に、マゼンダ信
号は２７３倍に増幅されるように記憶部３８に記憶され
たそれぞれの制御信号の読み出しを制御部３６により切
り換えて行なう。増幅器３４の出力は、増幅度の切り換
えに同期した制御部３６からのサンプリング信号により
アナログメモリ回路３７’、３７“に取り込まれ、Ｙ、
Ｍ別々の信号に分離され、それぞれ増幅器３５’、３５
”に伝えられ図示しない荷電電極に加えられる。
〈アナログメモリ回路〉
第４図はアナログメモリ回路の詳細図で、スイッチ３９
は増幅器３４からの信号をコンデンサ４１に取り込むた
めのもので、サンプリング信号により取り込みのタイミ
ングを制御する。スイッチ４０はコンデンサ４１にボー
ルドされた信号をリセツ１−するためのものでリセット
信号によりホールド時間を制御しており、サンプルパル
ス、リセツ１−パルスのタイミングによってインクの粒
子化と荷電パルスの同期を図る。
は増幅器３４からの信号をコンデンサ４１に取り込むた
めのもので、サンプリング信号により取り込みのタイミ
ングを制御する。スイッチ４０はコンデンサ４１にボー
ルドされた信号をリセツ１−するためのものでリセット
信号によりホールド時間を制御しており、サンプルパル
ス、リセツ１−パルスのタイミングによってインクの粒
子化と荷電パルスの同期を図る。
豊−一釆
以上のように本発明によれば、印字歪補正回路を含む荷
電コード発生回路、特に、荷電コード格納ＲＯＭ、Ｄ／
Ａ変換回路を複数ヘットに共用できるので回路の小型ｆ
ヒ、コストダウンをはかることができる。
電コード発生回路、特に、荷電コード格納ＲＯＭ、Ｄ／
Ａ変換回路を複数ヘットに共用できるので回路の小型ｆ
ヒ、コストダウンをはかることができる。
第１図は本発明による荷電コード発生回路のブロック図
、第２図はタイミングチャー１へ、第３図はサンプルホ
ールド回路の一例を示す図、第４図はアナログメモリ回
路の詳細図。 １．１．０．１２・マルチプレクサ、２，１８・加算器
、３，４．５・・・メモリ、６，７，８．９・・・シフ
トレジスタ、１ドパターンデコーダ、１３ ・アドレス
カウンタ、１４，１７，１９，２０，２１．２２・ラッ
チ回路、１５ ・ＲＯＭ、１６ ・ゲート、３１・Ｄ／
Ａ変換器、３６制御部、３７′。 ３７″・・アナログメモリ、３８・・ゲイン制御信号記
憶部、３９．４０・スイッチ、４１・・コンデンサ、４
２・・オペアンプ。
、第２図はタイミングチャー１へ、第３図はサンプルホ
ールド回路の一例を示す図、第４図はアナログメモリ回
路の詳細図。 １．１．０．１２・マルチプレクサ、２，１８・加算器
、３，４．５・・・メモリ、６，７，８．９・・・シフ
トレジスタ、１ドパターンデコーダ、１３ ・アドレス
カウンタ、１４，１７，１９，２０，２１．２２・ラッ
チ回路、１５ ・ＲＯＭ、１６ ・ゲート、３１・Ｄ／
Ａ変換器、３６制御部、３７′。 ３７″・・アナログメモリ、３８・・ゲイン制御信号記
憶部、３９．４０・スイッチ、４１・・コンデンサ、４
２・・オペアンプ。
Claims (5)
- （１）、複数ヘッドを有する荷電制御型インクジェット
記録装置において、荷電電圧発生回路を構成する荷電コ
ード発生回路及びＤ／Ａ変換回路を複数ヘッドに対し共
通化したことを特徴とする荷電制御型インクジェット記
録装置。 - （２）、前記共通化は、各ヘッド用のデータに対し、前
記荷電コード発生回路及び前記Ｄ／Ａ変換回路を時分割
して使用することからなる特許請求の範囲第（１）項記
載の荷電制御型インクジェット記録装置。 - （３）、各ヘッド用のデータはＤ／Ａ変換までの位相は
一定で、前記荷電コード発生回路から前記Ｄ／Ａ変換回
路へは同一ライン上で時分割伝送する特許請求の範囲第
（１）項記載の荷電制御型インクジェット記録装置。 - （４）、前記Ｄ／Ａ変換回路の出力をサンプルホールド
回路で各ヘッド用信号に分離する特許請求の範囲第（１
）項記載の荷電制御型インクジェット記録装置。 - （５）、前記サンプルホールド回路のサンプリングパル
ス、リセットパルスのタイミングによってインクの粒子
化と荷電パルスの同期をはかる特許請求の範囲第（４）
項記載の荷電制御型インクジェット記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7533783A JPS59199258A (ja) | 1983-04-28 | 1983-04-28 | 荷電制御型インクジエツト記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7533783A JPS59199258A (ja) | 1983-04-28 | 1983-04-28 | 荷電制御型インクジエツト記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59199258A true JPS59199258A (ja) | 1984-11-12 |
Family
ID=13573337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7533783A Pending JPS59199258A (ja) | 1983-04-28 | 1983-04-28 | 荷電制御型インクジエツト記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59199258A (ja) |
-
1983
- 1983-04-28 JP JP7533783A patent/JPS59199258A/ja active Pending
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