JPS59191382A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明はゲート電極をメタル化し、ソース・ドレイン領
域なシリサイド化したＭＩＳ型電界効果トランジスタで
代表される半導体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a method of manufacturing a semiconductor device, typified by an MIS field effect transistor in which the gate electrode is metallized and the source and drain regions are silicided.
ＭＩＳ型電界効果トランジスタの高速度化を図るために
ゲート電極としてメタル（金属）を用い、かつソース・
ドレイ、ン領域の表面をシリサイド化することが考えら
れる。しかしながら、近年のように高密度化されたもの
では、ゲートを先にバターニングした後にこのゲートを
用いたセルファライン法によりソース・ドレインを形成
しかつその表面のシリサイド化を行なう必要があるため
５このシリサイド化時にゲート電極がダメージな受ける
おそれがある。In order to increase the speed of MIS field effect transistors, metal is used as the gate electrode, and the source and
It is conceivable to silicide the surface of the drain region. However, in the case of high-density devices as seen in recent years, it is necessary to first pattern the gate, then form the source and drain using the self-line method using this gate, and then silicide the surface. There is a risk that the gate electrode may be damaged during this silicidation.
即ち、ソース・ドレイン領域表面のシリサイド化は、ソ
ース・ドレインの形成後にメタル膜を形成し、これをソ
ース・ドレイン領域部において相互シンターによりシリ
サイド化した上で不要なメタルをエツチング除去する方
法によるが、このエツチング時にゲート電極の側面（ゲ
ートのパターニングにより露呈されたエツチング面）が
同時にエツチングされてしまいダメージを受けることに
なる。In other words, silicidation of the surface of the source/drain region is achieved by forming a metal film after forming the source/drain, siliciding this by mutual sintering in the source/drain region, and then removing unnecessary metal by etching. During this etching, the side surface of the gate electrode (the etched surface exposed by patterning the gate) is etched at the same time, resulting in damage.
これを防止するためには、パターニング後のゲート電極
をエツチングされない材料でカバーすればよいが、高密
度化されたパターンではカバーを形成するためのホトエ
ツチング用マスクの位置合せ精度に十分なものが得られ
ず、良好なカバーリングを得ろことは極めて難かしい。To prevent this, the gate electrode after patterning can be covered with a material that will not be etched, but the high-density pattern requires sufficient alignment accuracy of the photo-etching mask to form the cover. It is extremely difficult to obtain good coverage.
カッ（−リングに位置ずれが生じたときには、ダメージ
防止効果が得られないと共にその後におけろソース・ド
レインの形成（セルファライン法）にも支障が生じろ。If the ring is misaligned, it will not be possible to prevent damage, and it will also cause trouble in the subsequent formation of the source and drain (self-alignment method).
このため、ソース・ドレインをシリサイド化したこの種
のトランジスタではゲート電極にカッく−リングの谷易
な多結晶シリコンを使用せざるを得す、高速度化の向上
の制約となっている。For this reason, in this type of transistor in which the source and drain are silicided, polycrystalline silicon, which is prone to cracking, must be used for the gate electrode, which is a constraint on increasing speed.
本発明の目的は、メタルゲートのカッ（−リングを高精
度にかつ少ない工程数で行なうことができ、これにより
装置の高密度化と高速度化な同時に達 ′成すること
のできる半導体装置の製造方法を提供することにある。An object of the present invention is to provide a semiconductor device that can cut metal gates with high precision and with a small number of steps, thereby achieving higher device density and higher speed at the same time. The purpose is to provide a manufacturing method.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示されろ発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、上面を第１のカバー膜で覆ったメタルゲート
電極に第２のカバー膜を形成しかつこれを反応性イオン
エツチングして第２のカバー膜のサイドウオールを形成
し、これら第１．第２のカバー膜によりソース、ドレイ
ン領域表面のシリサイド形成工程のエツチングからダメ
ージ防止を図ることにより、メタルゲート電極のカバー
リングをセルファライン的に形成でき、これにより装置
の高密度化、高速度化を達成するものである。That is, a second cover film is formed on the metal gate electrode whose upper surface is covered with the first cover film, and this is subjected to reactive ion etching to form a sidewall of the second cover film. By using the second cover film to prevent damage from etching during the silicide formation process on the surface of the source and drain regions, the covering of the metal gate electrode can be formed in a self-aligned manner, thereby increasing the density and speed of the device. The goal is to achieve the following.
第１図＋ａｌ〜Ｉｇ＋は本発明なＮチャネル型のＭＯＳ
ＦＥＴに適用した例である。Figure 1 +al to Ig+ are N-channel type MOSs according to the present invention.
This is an example applied to FET.
先ず、第１図＋ａｌのように、Ｐ型シリコン基板１の主
面に常法により厚さ０．８μｍのフィールド酸化膜２を
形成して素子形成領域を画成する一方、この領域には厚
さ３Ｑｎｍのゲート酸化膜３を形成する。そして、ゲー
ト電極用のモリブデン（ＭＯ）膜４を例えばＭｏａ石の
Ｈ２還元反応を利用したＣＶＤ法によって厚さ２００ｎ
ｍで全面に形成し、更にその上にはＣＶＤ法によって厚
さ４００ｎｍのリンシリケートガラス（ＰＳＧ）膜５を
形成する。First, as shown in FIG. A gate oxide film 3 having a thickness of 3 Q nm is formed. Then, a molybdenum (MO) film 4 for the gate electrode is formed to a thickness of 200 nm by, for example, a CVD method using the H2 reduction reaction of Moa stone.
A phosphorus silicate glass (PSG) film 5 with a thickness of 400 nm is further formed thereon by the CVD method.
次に、ホトレジストを利用した１聞知のホトリソグラフ
ィ工程により、第１図ｔｂｌのように、前記ＰＳＧ膜５
およびＭＯＯ４０ホトエツチング（パターニング）し、
下側にＭＯのゲートを極４ａを有し上側に第１のカバー
膜としてのＰＳＧ膜５ａを有するゲート６を形成する。Next, by a well-known photolithography process using a photoresist, the PSG film 5 is
and MOO40 photoetching (patterning),
A gate 6 having an MO gate pole 4a on the lower side and a PSG film 5a as a first cover film on the upper side is formed.
エツチングには夫々ＣＨＦ３．ＣＦ、を使用する。ゲー
ト６のパターニング後に全面にＮ型不純物９例えばリン
（Ｐ）を打込み、低濃度のＮ型イオン打込層７を形成し
ておく。打込入条件は５０Ｋｅｖ、ＩＸＩ Ｏ”７ｃｍ
である。For etching, CHF3. Use CF. After patterning the gate 6, an N-type impurity 9 such as phosphorus (P) is implanted into the entire surface to form a low concentration N-type ion implantation layer 7. Driving conditions are 50Kev, IXI O”7cm
It is.
次いで、第１図ｔｃ＋に示すように、第２カバー膜とし
てのＣＶＤ５ｉＯ，膜８を厚さ４００ｎｍで全ｔｉＫ形
成する。これにより、前記ゲート電極４ａはＰＳＧ膜５
ａの上側はもとより、パターニングにより直接露呈され
ていたエツチング側面もＣＶＤ５ｉＯｔ膜８でカバーさ
れる。そして、ＣＨＦ、を使用した反応性イオンエツチ
ング（ＲＩＥ）により前記ＣＶＤ５ｉＱ２膜８を全面エ
ツチングすれば、第１図ＴｄｌのようにＣＶＤ Ｓ ｉ
Ｏｘ膜８はケート６の両側面に相対する部位のみが性
され、これはサイドウオール８ａとしてゲート電極４ａ
の両側面をカバーする。このとき、ゲート電（ｄＢ４ａ
上のＰＳＧ膜５ａはストッパとして作用し、ゲー）ｍ極
４ａの上面のエツチングを防止する。Next, as shown in FIG. 1 tc+, a CVD5iO film 8 as a second cover film is formed to a thickness of 400 nm using all TiK. Thereby, the gate electrode 4a is connected to the PSG film 5.
The CVD5iOt film 8 covers not only the upper side of a but also the etched side surface that was directly exposed by patterning. Then, if the entire surface of the CVD5iQ2 film 8 is etched by reactive ion etching (RIE) using CHF, the CVD SiQ2 film 8 is etched as shown in FIG.
Only the portions of the Ox film 8 facing both sides of the gate 6 are exposed, and these are used as sidewalls 8a to form gate electrodes 4a.
cover both sides. At this time, the gate voltage (dB4a
The upper PSG film 5a acts as a stopper and prevents etching of the upper surface of the gate electrode 4a.
次に、第１図（ｅｌのようにスパッタ或いはＣＶＤ法に
より厚さ２０膜ｍのＭｏ膜９を全面に形成し、かつこれ
と前後してヒ素（Ａｓ）をイオン打込入して高濃度のＮ
型イオン打込層１０を形成する。条件は１５０Ｉ（ｅｖ
、 １ｘｌＯ”／ｃｒ＋Ｉである。その上で、これを６
００ＣのＨ３雰囲気下で１０〜２０分のアニールを行な
えば、前記Ｍｏ膜９はシリコン基板１０表面との接触部
位（ソース・ドレインに相当する部位）においてシリコ
ンと反応し、モリプシリサイド（ＭＯ８ｉ、）９ａ、９
ａを形成する。そして、このシリサイド化の後に、シリ
サイド化されないＭｏ膜９を例えば王水のようなエツチ
ング液で除去すれば、第１図（ｆ）の構造が得られる。Next, as shown in FIG. 1 (el), a Mo film 9 with a thickness of 20 m is formed on the entire surface by sputtering or CVD, and before and after this, arsenic (As) is ion-implanted to achieve a high concentration. N of
A mold ion implantation layer 10 is formed. The condition is 150I (ev
, 1xlO"/cr+I. Then, convert this to 6
When annealing is performed for 10 to 20 minutes in an H3 atmosphere at 00C, the Mo film 9 reacts with silicon at the contact site with the surface of the silicon substrate 10 (site corresponding to the source/drain), forming molypsilicide (MO8i, ) 9a, 9
form a. After this silicidation, if the unsilicided Mo film 9 is removed with an etching solution such as aqua regia, the structure shown in FIG. 1(f) is obtained.
このとき、サイドウオール（ＣＶＤ５ ｉ ０２膜）８
ａとＰＳＧ換５ａによってカバーされているゲート電極
４ａはエツチング液に接触されず、したがってダメージ
を受けることはない。At this time, the side wall (CVD5 i 02 film) 8
The gate electrode 4a covered by the PSG layer 5a and the PSG layer 5a is not brought into contact with the etching solution and is therefore not damaged.
次いで％第１図＋ｇｌのように、９５０ｔＺ’で３０分
のＮ２アニールを行なって前記各イオン打込層７゜１０
を活性化すればソース領域１１とトンイン領域１２を形
成でき、その上で層間絶縁膜としてのＰＳＧ膜１３の形
成、コンタクトホール１４のエツチング形成、アルミ配
線膜１５の形成およびバターニングを行なうことにより
ＭＯＳＦＥＴを構成−ｃ−キルｏ このとき、イオン打
込層７，１０により形成されるソース領域１１とドレイ
ン領域１２は図示のようにオフセット構造とされる。こ
のオフセット鰍（寸法）は前記ＣＶＤ５ｊ０２膜８のサ
イドウオール８ａ寸法となる。Next, as shown in Figure 1 +gl, N2 annealing was performed at 950tZ' for 30 minutes to form each ion implanted layer 7°10.
By activating the source region 11 and the tunnel region 12, a PSG film 13 as an interlayer insulating film is formed, a contact hole 14 is etched, an aluminum wiring film 15 is formed, and patterning is performed. Configuring MOSFET-c-kill o At this time, the source region 11 and drain region 12 formed by the ion implantation layers 7 and 10 have an offset structure as shown in the figure. This offset length (dimension) becomes the dimension of the sidewall 8a of the CVD5j02 film 8.
したがって１以上述べた製造方法によれば、ゲ−）を極
４ａの形成後にその露呈した両側面のカバーを、 ＣＶ
Ｄ５ ｉ Ｏ，膜８の形成と、その反応性イオンエツチ
ングの工程だけでセルファライン的にサイドウオール８
ａを形成してカバーできるので、マスク等を用いること
はなく、シかも高精度に行なうことができる。これによ
り、メタル製のゲート電極４ａを確実にカバーでき、ソ
ース・ドレインのシリサイド化の後のエツチングによっ
てもグー）を極４ａがダメージを受けろことはない。ま
た、ゲート電ｍ４ａ’ａ’メタルで構成することにより
、ソース領域１１、ドレイン領域１２のシリサイド化と
共に高速度の向上を図ることができる。Therefore, according to the manufacturing method described above, after forming the electrode 4a, the covers on both exposed sides of the electrode 4a are covered by CV
D5 i O, the sidewall 8 can be formed in a self-aligned manner by simply forming the film 8 and its reactive ion etching process.
Since a can be formed and covered, there is no need to use a mask or the like, and the masking can be performed with high precision. As a result, the metal gate electrode 4a can be reliably covered, and the electrode 4a will not be damaged by etching after siliciding the source/drain. Further, by configuring the gate electrode m4a'a' metal, it is possible to silicide the source region 11 and drain region 12 and to improve high speed.
ここで、第２図に示すように、前例の層間絶縁膜として
のＰＳＧ膜１３を形成することなく、直接アルミ配線膜
１６を形成してもよい。アルミ配線膜１６のパターニン
グによっても、ゲート６やソース・ドレイン１１．１２
にダメージを与えることはない。Here, as shown in FIG. 2, the aluminum wiring film 16 may be directly formed without forming the PSG film 13 as the interlayer insulating film of the previous example. By patterning the aluminum wiring film 16, the gate 6, source/drain 11, 12
will not cause any damage.
ｆｌ） メタル製ゲート電極のエツチングされた両側
面を第２カバー材としてのＣＶＤ５ｉ０２膜の形成およ
びその反応性イオンエツチングによりセルファライン的
に製造したサイドウオールによってカバーしているので
、後工程におけるエツチングにおいてゲート電極にダメ
ージを与えることはない。fl) Both etched sides of the metal gate electrode are covered by sidewalls manufactured in a self-aligned manner by forming a CVD5i02 film as a second cover material and reactive ion etching of the film, so that it is easy to use in etching in the post-process. There is no damage to the gate electrode.
（２１サイドウオールの形成には所謂ホトリソグラフィ
工程を必要としないので、サイドウオールを極めて少な
い工数で形成でき、しかもセルファライン的であるので
マスク合せ等を不要とし高精度に形成できる。(21 Since the formation of the sidewall does not require a so-called photolithography process, the sidewall can be formed with an extremely small number of man-hours, and since it is self-aligned, there is no need for mask alignment, etc., and it can be formed with high precision.
（３） サイドウオールを高精度に形成できるので、
微細なパターンへの適用が可能であり、装置の高密度化
に有効であると共に、カバーを確実なものにできる。(3) Sidewalls can be formed with high precision, so
It can be applied to fine patterns, is effective in increasing the density of the device, and can provide a reliable cover.
（４） ソース・ドレインのシリサイド化と共にゲー
ト電極をメタルで構成できるので、高速度の向上を達成
できる。(4) Since the source and drain can be silicided and the gate electrode can be made of metal, high speed improvement can be achieved.
（５）サイドウオールの形成前後で夫々イオン打込層を
形成しておけば、オフセット型のソース・ドレインを極
めて容易に形成できる。(5) By forming ion implantation layers before and after forming the sidewalls, offset type sources and drains can be formed extremely easily.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨な逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、シリサイド
用の金属にはＭＯに代えて白金（Ｐｉ）を使用してもよ
い。また、イオン打込層の活性化はシリサイドの前に行
なってもよい。Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor. For example, platinum (Pi) may be used instead of MO as the metal for silicide. Further, activation of the ion implantation layer may be performed before silicide.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＩＳ型ＦＥＴに適
した場合について説明したが、ダイナミックＪ’ｔＡＭ
やゲートアレイ等の半導体装置の製造にも適用すること
ができる。In the above explanation, the invention made by the present inventor was mainly explained in the case where it is suitable for the MIS type FET, which is the field of application which is the background of the invention, but the dynamic J'tAM
It can also be applied to the manufacture of semiconductor devices such as gate arrays and gate arrays.
第１図（ａｔ〜Ｉｇｌは本発明方法の工程断面図、第２
図は最終工程の変形例の断面図である。
１・・・シリコン基板、３・・・ゲート酸化膜、４ａ・
・・ゲート電極、５ａ・・・ＰＳＧ膜（第１カバー膜）
、６・・・ゲート、８ａ・・・サイドウオール（ＣＶＤ
ＳｉＯ，：第２カバー膜）、９・・・ＭＯ膜、９ａ・・
・シリサイド、１１・・・ソース領域、１２・・・ドレ
イン領域、１３・・・ＰＳＧ（層間絶縁）膜、１５．１
６・・・アルミ配線膜。
第 １ 図
第 １ 図
第 ２ 図FIG. 1 (at to Igl are process cross-sectional views of the method of the present invention,
The figure is a sectional view of a modification of the final step. 1... Silicon substrate, 3... Gate oxide film, 4a.
...Gate electrode, 5a...PSG film (first cover film)
, 6... Gate, 8a... Side wall (CVD
SiO,: second cover film), 9...MO film, 9a...
- Silicide, 11... Source region, 12... Drain region, 13... PSG (interlayer insulation) film, 15.1
6...Aluminum wiring film. Figure 1 Figure 1 Figure 2
Claims (1)
り形成したメタル製のゲート！極上に第２のカバー膜を
被着し、かつこれな反発性イオンエツチングして形成し
たサイドウオールにて前記ゲート電極の露呈された両側
面を覆い、しかる上でソース・ドレインのシリサイド化
工程を施したことを特徴とする半導体装置の製造方法。 ２、第１のカバー膜にＰＳＧ膜を、第２のカバー膜にＣ
ＶＤＳｉＯ２膜を夫々用いてなる特許請求の範囲第１項
記載の半導体装置の製造方法。 ３、シリサイド化工程は、メタル膜の形成工程と、Ｈ２
雰囲気でのアニール工程と、シリサイド化されないメタ
ル膜のエツチング工程を備える特許請求の範囲第１項又
は第２項記載の半導体装置の製造方法。 ４、 ソース・ドレインを形成するイオン打込層は、前
記サイドウオールの形成前後に夫々行ない、ソース・ド
レインをオフセット構造にしてなる特許請求の範囲第１
項ないし第３項のいずれかに記載の半導体装置の製造方
法。[Claims] 1. A metal gate whose upper surface is covered with a first cover film and formed by patterning! A second cover film is deposited on top, and both exposed sides of the gate electrode are covered with sidewalls formed by repulsive ion etching, and then a source/drain silicidation process is performed. A method of manufacturing a semiconductor device, characterized in that: 2. PSG film for the first cover film and C for the second cover film
2. A method of manufacturing a semiconductor device according to claim 1, each using a VDSiO2 film. 3. The silicidation process includes the metal film formation process and the H2
3. The method of manufacturing a semiconductor device according to claim 1, comprising an annealing step in an atmosphere and an etching step of a metal film that is not silicided. 4. The ion implantation layer forming the source and drain is performed before and after the formation of the sidewall, and the source and drain have an offset structure.
3. A method for manufacturing a semiconductor device according to any one of items 1 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6544783A JPS59191382A (en) | 1983-04-15 | 1983-04-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6544783A JPS59191382A (en) | 1983-04-15 | 1983-04-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191382A true JPS59191382A (en) | 1984-10-30 |
Family
ID=13287395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6544783A Pending JPS59191382A (en) | 1983-04-15 | 1983-04-15 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191382A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197373A (en) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US6194294B1 (en) | 1998-12-22 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
-
1983
- 1983-04-15 JP JP6544783A patent/JPS59191382A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197373A (en) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| US6194294B1 (en) | 1998-12-22 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
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