JPS59187456A - 半導体基板の研摩方法 - Google Patents
半導体基板の研摩方法Info
- Publication number
- JPS59187456A JPS59187456A JP58061778A JP6177883A JPS59187456A JP S59187456 A JPS59187456 A JP S59187456A JP 58061778 A JP58061778 A JP 58061778A JP 6177883 A JP6177883 A JP 6177883A JP S59187456 A JPS59187456 A JP S59187456A
- Authority
- JP
- Japan
- Prior art keywords
- polished
- polishing
- ssi
- base board
- guard ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
- B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分封
本発明は半導体基板をその表面に沿って研摩する方法に
係り、特に銅めっきポリシュ技術による半導体基板の研
摩方法に関する０ （ｂ） 技術の背景 反り量の大きい半導体基板、例えばシリコン（Ｓ ｉ）
基板を、その表面に沿って一様な深さに研摩するに際し
ては＠（Ｃｕ）めっきボリシング技術が用いられる。
係り、特に銅めっきポリシュ技術による半導体基板の研
摩方法に関する０ （ｂ） 技術の背景 反り量の大きい半導体基板、例えばシリコン（Ｓ ｉ）
基板を、その表面に沿って一様な深さに研摩するに際し
ては＠（Ｃｕ）めっきボリシング技術が用いられる。
このＣｕめっきポリシングコ支術というの（ま、石肖酸
銅Ｃｕ （Ｎ ０３） ２とふり化アンモニウムＮＨ，
Ｆ（多くは酸性ふっ化アンモニウムＮｌ（、Ｆ−ＨＦが
用いられる）を主成分とする通称スラリーと称するＣｕ
めっきポリシュ技術にＳｉ面を接触させ、下記化学反応
式に示すような反応によってＳｉを置換してＳｉ面にＣ
ｕめつき層を析出させ、該Ｃｕめつき層をこすり落とす
ことにより更にこの反応が繰り返えされてＳｉのボリシ
ングが行われる公知の技術であるＯ ８ｉ＋２Ｃｕ（Ｎｏ、ｔ）２＋４ＮＩ（４Ｆ →（ＮＨ
４） ５ｉＦａ十４ Ｎ Ｈ４Ｎ ＯＳ ＋２ Ｃｕ （ｃ） 従来技術（！：問題点 該Ｃｕめっきボリシング技術は１、第１図に示すように
、例えばナイロン短繊維５が否に榴えつけられたプラス
チック研摩布６等が張られた回転するポリシング・パッ
ド７上に、例えば図に示すように基板固定板８の支軸９
に形成された貫通孔１゜を介してＣｕめっきポリシング
液１１を列えば２Ｃ１ｌ／ｒｎｉｎ）程度の流量で注下
しつつ、前記基板固定板８に例えばサセプタ１２を介し
て固着されている被処理８１基板１３の被研摩面を、例
えば０〜ｓｏ（ｇ／σり程度の加重で接触させる方法で
行われる。
銅Ｃｕ （Ｎ ０３） ２とふり化アンモニウムＮＨ，
Ｆ（多くは酸性ふっ化アンモニウムＮｌ（、Ｆ−ＨＦが
用いられる）を主成分とする通称スラリーと称するＣｕ
めっきポリシュ技術にＳｉ面を接触させ、下記化学反応
式に示すような反応によってＳｉを置換してＳｉ面にＣ
ｕめつき層を析出させ、該Ｃｕめつき層をこすり落とす
ことにより更にこの反応が繰り返えされてＳｉのボリシ
ングが行われる公知の技術であるＯ ８ｉ＋２Ｃｕ（Ｎｏ、ｔ）２＋４ＮＩ（４Ｆ →（ＮＨ
４） ５ｉＦａ十４ Ｎ Ｈ４Ｎ ＯＳ ＋２ Ｃｕ （ｃ） 従来技術（！：問題点 該Ｃｕめっきボリシング技術は１、第１図に示すように
、例えばナイロン短繊維５が否に榴えつけられたプラス
チック研摩布６等が張られた回転するポリシング・パッ
ド７上に、例えば図に示すように基板固定板８の支軸９
に形成された貫通孔１゜を介してＣｕめっきポリシング
液１１を列えば２Ｃ１ｌ／ｒｎｉｎ）程度の流量で注下
しつつ、前記基板固定板８に例えばサセプタ１２を介し
て固着されている被処理８１基板１３の被研摩面を、例
えば０〜ｓｏ（ｇ／σり程度の加重で接触させる方法で
行われる。
この方法は前述したように被研摩面の形状に沿って一様
な深さに研摩される筈であるが、実際には被研摩面の中
心部に対するポリシング液の供給量が周縁部に比べて少
なくなる傾向があるため、研摩除去する量が極度に多く
なると第２図に示すように被研摩面の周辺部に大きなだ
れ四を生ずることが避けられない。 （図中５ＵＢ−Ａ
は研摩前の基板、５ＵＢ−Ａ’は研摩後の基板） そこで従来は第３図（イ）に示すように被処理基板５Ｕ
Ｂ−Ｂ周囲に高さの決ったガード−リングＧを固着する
方法、若しくは第４図Ｇ）に示すように被処理基板５Ｕ
Ｂ−Ｇを被研摩面に近い萬さまで埋めるようにワックス
Ｗ％によって固定する方法等により被研摩面周縁部のだ
れが防止され、被研摩面に沿って均一な研摩がなされて
いたが、これらの方法に於ては研摩が進み、第３図（ロ
）及び第５図（ロ）に示すように被研摩面がガードリン
クＧ若しくはワックスＷの上面より低くなると被研摩面
のエツジに突起部Ｍが形成される。そして該Ｓｉ基機の
突起は該基板に半導体素子を形成する際のフォト・リソ
グラフィ工程に於て、露光精度の低下、フォト・マスク
の損傷等の障害を発生させる原因になる。
な深さに研摩される筈であるが、実際には被研摩面の中
心部に対するポリシング液の供給量が周縁部に比べて少
なくなる傾向があるため、研摩除去する量が極度に多く
なると第２図に示すように被研摩面の周辺部に大きなだ
れ四を生ずることが避けられない。 （図中５ＵＢ−Ａ
は研摩前の基板、５ＵＢ−Ａ’は研摩後の基板） そこで従来は第３図（イ）に示すように被処理基板５Ｕ
Ｂ−Ｂ周囲に高さの決ったガード−リングＧを固着する
方法、若しくは第４図Ｇ）に示すように被処理基板５Ｕ
Ｂ−Ｇを被研摩面に近い萬さまで埋めるようにワックス
Ｗ％によって固定する方法等により被研摩面周縁部のだ
れが防止され、被研摩面に沿って均一な研摩がなされて
いたが、これらの方法に於ては研摩が進み、第３図（ロ
）及び第５図（ロ）に示すように被研摩面がガードリン
クＧ若しくはワックスＷの上面より低くなると被研摩面
のエツジに突起部Ｍが形成される。そして該Ｓｉ基機の
突起は該基板に半導体素子を形成する際のフォト・リソ
グラフィ工程に於て、露光精度の低下、フォト・マスク
の損傷等の障害を発生させる原因になる。
（ｄ） 発明の目的
本発明の目的とするところは上記被研摩面周縁部のだれ
や、被研摩面エツジの突起部等を生することのない半導
体基板のＣｕめっきボリシング方法を提供するにある。
や、被研摩面エツジの突起部等を生することのない半導
体基板のＣｕめっきボリシング方法を提供するにある。
（ｅ） 発明の構成
即ち本発明は回転するポリシング・パッド上に硝酸銅と
ふっ化アンモニウムを主成分とするボリシング敢を注下
しながら、該ポリシング・パッドと半導体基板面を接触
せしめて該半導体基板面の化学研摩を行う銅めっきボリ
シング方法による半導体基板の研摩方法に於て、ポリシ
ング・パッド上に該ポリシング・パッド面ｌこ対してθ
「定の間隔をへたてて設けたカード・リング内に半導体
被処理基板をその被研摩面がボリシング・パッド面に接
し、且つカード・リングの内面に沿って上下動自在に配
置し、ガード舎すング面と被研摩面の高さの差を所定値
に保ちながら研摩を行うことを特徴とする。
ふっ化アンモニウムを主成分とするボリシング敢を注下
しながら、該ポリシング・パッドと半導体基板面を接触
せしめて該半導体基板面の化学研摩を行う銅めっきボリ
シング方法による半導体基板の研摩方法に於て、ポリシ
ング・パッド上に該ポリシング・パッド面ｌこ対してθ
「定の間隔をへたてて設けたカード・リング内に半導体
被処理基板をその被研摩面がボリシング・パッド面に接
し、且つカード・リングの内面に沿って上下動自在に配
置し、ガード舎すング面と被研摩面の高さの差を所定値
に保ちながら研摩を行うことを特徴とする。
（ｆ） 発明の実施例
以下本発明の一実施例に・ついて、図を用いて詳細に説
明する。
明する。
第５図（イ）乃至仲）は本発明の方法に於ける研摩進行
状態を示す工程断面図、第６図は本発明の一実施例に用
いた片面研摩装置の要部断面図である〇前述したカード
・リングを用いる従来方法、即ちカード・リンクと被処
理半導体基鈑が一基体上に固定されるために、研摩が進
行するに伴ってカード・リングの底面と半導体基板の被
研摩面との相対高さが変ってくる研摩方法に於ては、梳
研摩面がガード昏リングの底面より突出している状態で
は被研摩面はその表面形状に沿って均一にイσ＋産され
ており、研摩が進行して被研摩面がカード・リングの底
面よりへこんだ時に、エツジ部に突起が形成されるとい
う問題を生じていた。
状態を示す工程断面図、第６図は本発明の一実施例に用
いた片面研摩装置の要部断面図である〇前述したカード
・リングを用いる従来方法、即ちカード・リンクと被処
理半導体基鈑が一基体上に固定されるために、研摩が進
行するに伴ってカード・リングの底面と半導体基板の被
研摩面との相対高さが変ってくる研摩方法に於ては、梳
研摩面がガード昏リングの底面より突出している状態で
は被研摩面はその表面形状に沿って均一にイσ＋産され
ており、研摩が進行して被研摩面がカード・リングの底
面よりへこんだ時に、エツジ部に突起が形成されるとい
う問題を生じていた。
そこで本発明の方法に於ては、典５図げ）に示すように
厚い被処理シリコン（Ｓｔ）基板２１の状態のときも、
第５図（切に示すように研Ｉチが進行して薄いＳｔ基板
２１に変化したときも、常にガード−リング２２の底面
Ｓｇより被イσ（銀Ｓｉ面Ｓｓｉが突出し、旧つＳｇと
Ｓｓｉとの高さの差ΔＨが一定に保たれるような状態で
通常のＣｕめっきボリシング処理を行うことにより、被
研摩Ｓｉ而Ｓｓｉのエツジ部に突起を生せしめることな
く形・被研摩Ｓｉ面をその表面に沿って均−且つ高速に
研摩することを可能ならしめた。
厚い被処理シリコン（Ｓｔ）基板２１の状態のときも、
第５図（切に示すように研Ｉチが進行して薄いＳｔ基板
２１に変化したときも、常にガード−リング２２の底面
Ｓｇより被イσ（銀Ｓｉ面Ｓｓｉが突出し、旧つＳｇと
Ｓｓｉとの高さの差ΔＨが一定に保たれるような状態で
通常のＣｕめっきボリシング処理を行うことにより、被
研摩Ｓｉ而Ｓｓｉのエツジ部に突起を生せしめることな
く形・被研摩Ｓｉ面をその表面に沿って均−且つ高速に
研摩することを可能ならしめた。
第６図は本発明の方法によりＳｉ基根の研摩を行う際に
用いる装置の一実施例を示したものである。同図に於て
、２１は被処理Ｓｉ基根、２２はセラミックス等からな
るカード・リング、２３は回転する平版により形成され
たポリシンク・パッド、２４は長さ２〜３〔韮〕程度の
ナイロン短繊維、２５は前記ナイロン短繊維２４が密に
他えつけられた研摩布、２６は前記ガード・リング２２
が固定されている基板保持台、２７は前記基板保持台を
支持する支柱、２８は支柱を貫通して形成されたポリシ
ンク液流入孔、２９は抜処８！８１基板２１」眉・こ載
１ｕされ８１基根２１同様カード−リンク２２の内面に
沿って上下移動が自在なプラスチックス若しくはセラミ
ックス製のウェートを示している。
用いる装置の一実施例を示したものである。同図に於て
、２１は被処理Ｓｉ基根、２２はセラミックス等からな
るカード・リング、２３は回転する平版により形成され
たポリシンク・パッド、２４は長さ２〜３〔韮〕程度の
ナイロン短繊維、２５は前記ナイロン短繊維２４が密に
他えつけられた研摩布、２６は前記ガード・リング２２
が固定されている基板保持台、２７は前記基板保持台を
支持する支柱、２８は支柱を貫通して形成されたポリシ
ンク液流入孔、２９は抜処８！８１基板２１」眉・こ載
１ｕされ８１基根２１同様カード−リンク２２の内面に
沿って上下移動が自在なプラスチックス若しくはセラミ
ックス製のウェートを示している。
そして本発明の方法の一実施例に於ては、上記ポリシン
ク・パッド２３を例えば回転数５０〜１００Ｃｒ、ｐ、
ｍ ）で回転させ、該ポリシンク・パッド２３の研摩布
２５面に支柱２７のボリシングｅ、流入孔２８を介して
例えば２〜３（Ｊ／ｍ１ｎ）程度の流量で、例えば５０
０（ロ）のＣｕ （Ｎ Ｏｓ）２及び２５００［１ｇＪ
のＮＨ，Ｆ−Ｅ（Ｆを１０１７１のＨ２Ｏに＠解してな
るＧｕめっきポリシンク液３０を注下しながら、被処理
８１基根２１の被研摩面Ｓｓｉを前記研摩布２５のナイ
ロン短愼維２４上にＯ〜８０（ｇ／ｍ２）程度のｒｂ口
囲内に於ける所定の値、例えば１０〔ｇ／ｃｒｒｌす程
度の荷重で接触させ、該ナイロン短繊維でＣｕめっきを
こすり落しながら該Ｓｉ被研摩而面ｓｉの研摩を行う。
ク・パッド２３を例えば回転数５０〜１００Ｃｒ、ｐ、
ｍ ）で回転させ、該ポリシンク・パッド２３の研摩布
２５面に支柱２７のボリシングｅ、流入孔２８を介して
例えば２〜３（Ｊ／ｍ１ｎ）程度の流量で、例えば５０
０（ロ）のＣｕ （Ｎ Ｏｓ）２及び２５００［１ｇＪ
のＮＨ，Ｆ−Ｅ（Ｆを１０１７１のＨ２Ｏに＠解してな
るＧｕめっきポリシンク液３０を注下しながら、被処理
８１基根２１の被研摩面Ｓｓｉを前記研摩布２５のナイ
ロン短愼維２４上にＯ〜８０（ｇ／ｍ２）程度のｒｂ口
囲内に於ける所定の値、例えば１０〔ｇ／ｃｒｒｌす程
度の荷重で接触させ、該ナイロン短繊維でＣｕめっきを
こすり落しながら該Ｓｉ被研摩而面ｓｉの研摩を行う。
ここで、カード・リング２２の底面ＳｇとＳｉ被研摩面
Ｓｓｉの高さの差ΔＨは例えば０．１〜０２〔朋〕程度
にする。
Ｓｓｉの高さの差ΔＨは例えば０．１〜０２〔朋〕程度
にする。
なお上記実施例の方法を用いて、２００〔μｍ〕程度の
そりを生じているＳｔ基根の表面を０．４５〜０．５５
（ｉ服〕程度研摩した除、被研摩面のエツジを含めた研
摩型の面内はらつきは５〔μｍ〕以内に抑えることかで
きた。またこの際の研摩速度は２０〔μｍ ／ ｍ ｉ
ｎ ）程度でめった。
そりを生じているＳｔ基根の表面を０．４５〜０．５５
（ｉ服〕程度研摩した除、被研摩面のエツジを含めた研
摩型の面内はらつきは５〔μｍ〕以内に抑えることかで
きた。またこの際の研摩速度は２０〔μｍ ／ ｍ ｉ
ｎ ）程度でめった。
（ｇ）発明の詳細
な説明したように本発明によれは、そりを生じている半
導体被処理基板をエツジ都に突起等を形成させずに、そ
の表面に沿ってほぼ一様な近−（厚さ）で高速に研摩除
去することフハできる。
導体被処理基板をエツジ都に突起等を形成させずに、そ
の表面に沿ってほぼ一様な近−（厚さ）で高速に研摩除
去することフハできる。
従って本発明の方法は半導体装置等の製が歩留まりを向
上せしめるうぇｉｃ極めて有効である０
上せしめるうぇｉｃ極めて有効である０
第１１ヌ１は従来の研摩方法に於ける装置断面図、第２
図、第３図（イ）（ロ）、第４図（イ）（ｑは従来方法
に於ける工程断面図、第５図（イ）及び（へ））は本発
明の一実施例に於ける工程断面図で、第６図は本発明の
一実施例に用いた研摩装置の要部１ｆｌｉ面図である。 図に於て、２１．２１’は被処理シリコン基徘、２２は
カード・リング、２３はポリシンク拳バンド、２４はナ
イロン短繊維、２５は研摩イｂ１２６は基板保持台、２
７は支柱、２８はポリシンク准流入孔、２９はウェート
、３ｏは痢めっきポリシンク液、Ｓｓｉは被研斬シリコ
ン面、Ｓｇはカード・リング底面、ΔＨは被研摩シリコ
ン面とガード・リング底面との高さの差を示す。 ｆ−；、 ・ 代理人 弁理士 松 岡 例四部 ｌ１土−−−
図、第３図（イ）（ロ）、第４図（イ）（ｑは従来方法
に於ける工程断面図、第５図（イ）及び（へ））は本発
明の一実施例に於ける工程断面図で、第６図は本発明の
一実施例に用いた研摩装置の要部１ｆｌｉ面図である。 図に於て、２１．２１’は被処理シリコン基徘、２２は
カード・リング、２３はポリシンク拳バンド、２４はナ
イロン短繊維、２５は研摩イｂ１２６は基板保持台、２
７は支柱、２８はポリシンク准流入孔、２９はウェート
、３ｏは痢めっきポリシンク液、Ｓｓｉは被研斬シリコ
ン面、Ｓｇはカード・リング底面、ΔＨは被研摩シリコ
ン面とガード・リング底面との高さの差を示す。 ｆ−；、 ・ 代理人 弁理士 松 岡 例四部 ｌ１土−−−
Claims (1)
- 回転するポリシングーパッド上に硝酸銅とふり化アンモ
ニウムを主成分とするポリシュ技術を注下しながら、該
ボリシング・パッドと半導体基板面を接触せしめて該半
導体基板面の化学研摩を行う銅めっきポリシング方法で
あって、ポリシング・パッド上に該ポリシングーパッド
面に対して所定の間隔をへだてで設けたガード−リング
内に、半導体被処理基板をその被研摩面がポリシング・
パッド面に接し、且つガード−リングの内面に沿って上
下動自在に配置し、ガード−リング底面と被研摩面の尚
さの差を所定値に保ちながら研屋を行うことを特徴とす
る半導体基板の研摩方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061778A JPS59187456A (ja) | 1983-04-08 | 1983-04-08 | 半導体基板の研摩方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061778A JPS59187456A (ja) | 1983-04-08 | 1983-04-08 | 半導体基板の研摩方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59187456A true JPS59187456A (ja) | 1984-10-24 |
Family
ID=13180885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061778A Pending JPS59187456A (ja) | 1983-04-08 | 1983-04-08 | 半導体基板の研摩方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59187456A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5584751A (en) * | 1995-02-28 | 1996-12-17 | Mitsubishi Materials Corporation | Wafer polishing apparatus |
| EP0786310A1 (en) * | 1996-01-24 | 1997-07-30 | Ontrak Systems, Inc. | Wafer polishing head |
| EP0859399A2 (en) * | 1997-02-13 | 1998-08-19 | Integrated Process Equipment Corp. | Semiconductor wafer polishing apparatus with a flexible carrier plate |
| US5857899A (en) * | 1997-04-04 | 1999-01-12 | Ontrak Systems, Inc. | Wafer polishing head with pad dressing element |
| US6425812B1 (en) | 1997-04-08 | 2002-07-30 | Lam Research Corporation | Polishing head for chemical mechanical polishing using linear planarization technology |
| US6533646B2 (en) | 1997-04-08 | 2003-03-18 | Lam Research Corporation | Polishing head with removable subcarrier |
| US6666756B1 (en) | 2000-03-31 | 2003-12-23 | Lam Research Corporation | Wafer carrier head assembly |
| JP2008229846A (ja) * | 1995-10-09 | 2008-10-02 | Ebara Corp | ポリッシング装置及び方法並びにトップリング |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4947279U (ja) * | 1972-07-26 | 1974-04-25 |
-
1983
- 1983-04-08 JP JP58061778A patent/JPS59187456A/ja active Pending
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| EP0859399A3 (en) * | 1997-02-13 | 1999-03-24 | Integrated Process Equipment Corp. | Semiconductor wafer polishing apparatus with a flexible carrier plate |
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