JPS59186330A - ハイブリツド集積回路 - Google Patents
ハイブリツド集積回路Info
- Publication number
- JPS59186330A JPS59186330A JP6040083A JP6040083A JPS59186330A JP S59186330 A JPS59186330 A JP S59186330A JP 6040083 A JP6040083 A JP 6040083A JP 6040083 A JP6040083 A JP 6040083A JP S59186330 A JPS59186330 A JP S59186330A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- integrated circuit
- hybrid integrated
- terminal
- burn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 238000012216 screening Methods 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/326—Application of electric currents or fields, e.g. for electroforming
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は定電圧電源回路を内蔵したハイブリッド集積回
路のバーンインスクリーニング試験を容易（こ行なうよ
うにしたハイブリッド集積回路に関する。
路のバーンインスクリーニング試験を容易（こ行なうよ
うにしたハイブリッド集積回路に関する。
従来、ハイブリッド集積回路モジコールは、一般に定電
圧電源回路を内蔵し、これから他の電子回路を構成づる
ＩＣチップに電力を供給している。
圧電源回路を内蔵し、これから他の電子回路を構成づる
ＩＣチップに電力を供給している。
従って、ハイブリッドに構成したモジュールバツノ／−
ジ甲位石に、定格電源電圧よりも大きなストレス電圧を
印加して温度試験を行なう如きバーンインスクリーニン
グ試験においては、電源回路部に挿入された定電圧電源
回路の作用により、所定の定格電圧以上の電圧を他の電
子回路部であるＩＣ素子に印加することができなかった
。このため、効果的なバーンインスクリーニング試験を
ハイブリッド集積回路モジュールについて行なうことが
できなかった。
ジ甲位石に、定格電源電圧よりも大きなストレス電圧を
印加して温度試験を行なう如きバーンインスクリーニン
グ試験においては、電源回路部に挿入された定電圧電源
回路の作用により、所定の定格電圧以上の電圧を他の電
子回路部であるＩＣ素子に印加することができなかった
。このため、効果的なバーンインスクリーニング試験を
ハイブリッド集積回路モジュールについて行なうことが
できなかった。
そこで本発明は、定電圧電源回路を内蔵したハイブリッ
ド集積回路においても、バーンイン試験時に定格電圧以
上のストレス電圧を１ｃデツプ素子に印加することがで
きるように回路構成を工夫し、効果的なバーンイン試験
を行なえるようにづ”ることを目的とする。
ド集積回路においても、バーンイン試験時に定格電圧以
上のストレス電圧を１ｃデツプ素子に印加することがで
きるように回路構成を工夫し、効果的なバーンイン試験
を行なえるようにづ”ることを目的とする。
即ち、本発明は定電圧電源回路を右するハイブリッド集
積回路において、 前記定電圧電源回路の一部を構成する基準電圧発生部の
−Ｍを開放し、該開放端に接続するり一ドビンを外部に
設けたことを特徴とづ−るハイブリッド集積回路に関す
る。
積回路において、 前記定電圧電源回路の一部を構成する基準電圧発生部の
−Ｍを開放し、該開放端に接続するり一ドビンを外部に
設けたことを特徴とづ−るハイブリッド集積回路に関す
る。
第１図は本発明の概念をブロックダイアグラムで表わし
たものである。ハイブリッド集積回路モジュール１０は
、定電圧電源回路７０及びその他の電子回路を構成する
ＩＣチップ６０とから成る。
たものである。ハイブリッド集積回路モジュール１０は
、定電圧電源回路７０及びその他の電子回路を構成する
ＩＣチップ６０とから成る。
このうち定電圧電源回路７０は、ＩＣチップ６０に供給
する電圧を検出Ｊる電圧検出部３０及び所定の基！＄雷
電圧発生する基準電圧発生部２０と、前二者の出力電圧
を比較する電圧比較部４０ど、その比較された電圧差に
応じてＩＣチップ６０に印加される電圧を一定の電圧に
制御する電圧制御部５０とから成りたっている。ハイブ
リッド集積回路モジコール１０は、外部にリードビン１
１．１２．１３及び６１〜６４が設けられている。この
うちリートビン１１は定電圧化されていない電圧を印加
する電源端子である。又、リードビン１３はグランド端
子で゛ある。
する電圧を検出Ｊる電圧検出部３０及び所定の基！＄雷
電圧発生する基準電圧発生部２０と、前二者の出力電圧
を比較する電圧比較部４０ど、その比較された電圧差に
応じてＩＣチップ６０に印加される電圧を一定の電圧に
制御する電圧制御部５０とから成りたっている。ハイブ
リッド集積回路モジコール１０は、外部にリードビン１
１．１２．１３及び６１〜６４が設けられている。この
うちリートビン１１は定電圧化されていない電圧を印加
する電源端子である。又、リードビン１３はグランド端
子で゛ある。
本発明は、基準電圧発生部２０の一端２２を開放し、こ
の開放端を外部に設けたリードビン１２に接続して構成
しｌ〔ものである。この構成のハイブリッド集積回路の
通常的な使用においては、リードビン１２とグランド端
子１３は短絡される。
の開放端を外部に設けたリードビン１２に接続して構成
しｌ〔ものである。この構成のハイブリッド集積回路の
通常的な使用においては、リードビン１２とグランド端
子１３は短絡される。
即ち、基準電圧発生部２０は、所定の基準電圧を発生し
、ＩＣチップ６０には、一定の定格電圧が印加される。
、ＩＣチップ６０には、一定の定格電圧が印加される。
このハイブリッド集積回路モジュールについて、バーン
イン試験を行なう場合には、リードビン１２、とグラン
ド端子１３との間に、電圧を（＝Ｊ加する。以Ｆ、この
端子間電圧を付加電圧という。そうすれば基準電圧発生
部２０°の他の端子２３の電圧は、所定の基準電圧に付
加電圧を加えた値となる。即ち、基準電圧が上昇する。
イン試験を行なう場合には、リードビン１２、とグラン
ド端子１３との間に、電圧を（＝Ｊ加する。以Ｆ、この
端子間電圧を付加電圧という。そうすれば基準電圧発生
部２０°の他の端子２３の電圧は、所定の基準電圧に付
加電圧を加えた値となる。即ち、基準電圧が上昇する。
このためＩＣチップ６０には定格電圧以上のストレス電
圧が印加されることになり、効果的なバーンイン試験が
可能となる。
圧が印加されることになり、効果的なバーンイン試験が
可能となる。
以下、本発明を具体的な実施例に基づいて説明する。
第２図は本発明の第１実施例に係るハイブリッド集積回
路の構成を示した構成図である。本実施例における定電
圧電源回路７ｏは、シリ−ズレキュレータで構成されて
いる。定電圧電源回路７゜は、ＬＳＩ素子６１０及び入
出力回路６２０に電力を供給する。定電圧電源回路７ｏ
の基準電圧発生部２０には、ツェナー電圧５ｖのツェナ
ーダイオード２５を用いている。ツェナーダイオード２
５の陽極側端子【よ開放されてハイブリッド集積回路１
０のリードビン１２に接続されている。電圧制御部５０
は、制御トランジスタ５１とバイアス抵抗５２とから成
る。制御トランジスタ５１のエミッタ端子は、常にベー
ス端子電圧とほぼ等しくなるＪ、うに制御される。バー
ンイン試験時には、電源端子１１に１２Ｖの電圧を加え
、開放端子であるリードビン１２とグランド端子１３と
の間にイ」加電圧２ｖを印加する。そうすれば、制御１
〜ランジスタ５１のベース端子はツェナーダイオードの
ツェナー電圧に２ｖ加えた７ｖとなる。このために制御
トランシタのエミッタ端子は、７ｖに制御され、ＬＳＩ
６１０及び入出力回路６２０に、定格電圧５Ｖ以上の７
Ｖのストレス電圧が印加されることになる。この様にし
てバーンイン試験を効果的に行なうことができる。一方
、リードビン１２ど１３どの間に２ｖのツェナーダイオ
ードを接続しても、付加電圧２ｖを発生して基準電圧を
７ｖに昇圧することもできる。バーンイン試験が終った
後の通常の使用時には、リードビン１２及び１３を導体
で短絡する。そうすれば、５Ｖの定格電圧をＬＳＩ６１
０等に印加することができる。
路の構成を示した構成図である。本実施例における定電
圧電源回路７ｏは、シリ−ズレキュレータで構成されて
いる。定電圧電源回路７゜は、ＬＳＩ素子６１０及び入
出力回路６２０に電力を供給する。定電圧電源回路７ｏ
の基準電圧発生部２０には、ツェナー電圧５ｖのツェナ
ーダイオード２５を用いている。ツェナーダイオード２
５の陽極側端子【よ開放されてハイブリッド集積回路１
０のリードビン１２に接続されている。電圧制御部５０
は、制御トランジスタ５１とバイアス抵抗５２とから成
る。制御トランジスタ５１のエミッタ端子は、常にベー
ス端子電圧とほぼ等しくなるＪ、うに制御される。バー
ンイン試験時には、電源端子１１に１２Ｖの電圧を加え
、開放端子であるリードビン１２とグランド端子１３と
の間にイ」加電圧２ｖを印加する。そうすれば、制御１
〜ランジスタ５１のベース端子はツェナーダイオードの
ツェナー電圧に２ｖ加えた７ｖとなる。このために制御
トランシタのエミッタ端子は、７ｖに制御され、ＬＳＩ
６１０及び入出力回路６２０に、定格電圧５Ｖ以上の７
Ｖのストレス電圧が印加されることになる。この様にし
てバーンイン試験を効果的に行なうことができる。一方
、リードビン１２ど１３どの間に２ｖのツェナーダイオ
ードを接続しても、付加電圧２ｖを発生して基準電圧を
７ｖに昇圧することもできる。バーンイン試験が終った
後の通常の使用時には、リードビン１２及び１３を導体
で短絡する。そうすれば、５Ｖの定格電圧をＬＳＩ６１
０等に印加することができる。
第３図は本実施例のハイブリッド集積回路の構成断面図
、第４図はその平面図、第５図はリードビン１２及び１
３、の接続部を示した構成図である。パッケージ１８の
内部に、セラミック基板１６が設けられ、その上面に定
電圧電源回路Ｉｃ素子チップ７０及びＬＳＩ素子チップ
６１０、入出力回路ＩＣデツプ６２０がはんだ（ｑ’
＆プされている。
、第４図はその平面図、第５図はリードビン１２及び１
３、の接続部を示した構成図である。パッケージ１８の
内部に、セラミック基板１６が設けられ、その上面に定
電圧電源回路Ｉｃ素子チップ７０及びＬＳＩ素子チップ
６１０、入出力回路ＩＣデツプ６２０がはんだ（ｑ’
＆プされている。
リードビン１２が外部に取出されている。リードビン１
２、及び１３を導体１５ではんだ付１］して通常の使用
に供する。
２、及び１３を導体１５ではんだ付１］して通常の使用
に供する。
第６図は本発明の第２実施例に係るハイブリッド集積回
路の構成図を示したものである。本実施例では定電圧電
源回路７ｏにシャントレキコレータを使っている。そし
て基準電圧発生部として５Ｖのツェナーダイオード２５
を用い、それをｆｆｉ！ｌ ｍｌｌ１〜ランジスタ５３
のベース端子と、給電線端Ｔ−５５との間に接続してい
る。一方、制御［−ランジスタ５３のエミッタ端子は、
開放されて、外部に設けられたり−１：ビン１２に接続
されている。即ち、制御１〜ランジスタ５３のエミッタ
とベースの間の電圧差は、はと／Ｖどないためにツェナ
ーダイオード２５の陽極端子を開放して、リードビン１
２に接続したのと等価である。バーンイン試験時にＪ５
いてはグランド端子１３と電源端子１１との間に１２Ｖ
の電圧を印加して、リードビン１２と接地端子１３３と
の間にツェナー電圧２■のツ■ナータイＡ−ト２７を接
続する。そうすれば、制御（−ランジスタ５３のベース
端子は、常にほぼ２Ｖにバイアスされることになり、給
電線端子５５どグランド端子との間の電位差は、７ｖと
なる。このためにＩＣチップ６０に７ｖのストレス電圧
を印加することができる。
路の構成図を示したものである。本実施例では定電圧電
源回路７ｏにシャントレキコレータを使っている。そし
て基準電圧発生部として５Ｖのツェナーダイオード２５
を用い、それをｆｆｉ！ｌ ｍｌｌ１〜ランジスタ５３
のベース端子と、給電線端Ｔ−５５との間に接続してい
る。一方、制御［−ランジスタ５３のエミッタ端子は、
開放されて、外部に設けられたり−１：ビン１２に接続
されている。即ち、制御１〜ランジスタ５３のエミッタ
とベースの間の電圧差は、はと／Ｖどないためにツェナ
ーダイオード２５の陽極端子を開放して、リードビン１
２に接続したのと等価である。バーンイン試験時にＪ５
いてはグランド端子１３と電源端子１１との間に１２Ｖ
の電圧を印加して、リードビン１２と接地端子１３３と
の間にツェナー電圧２■のツ■ナータイＡ−ト２７を接
続する。そうすれば、制御（−ランジスタ５３のベース
端子は、常にほぼ２Ｖにバイアスされることになり、給
電線端子５５どグランド端子との間の電位差は、７ｖと
なる。このためにＩＣチップ６０に７ｖのストレス電圧
を印加することができる。
第７図は本発明の第３実施例にかかるハイブリッド集積
回路の構成を示したものである。電圧検出部３０どして
抵抗３１．３２を用い、抵抗分割によって電圧を検出し
ている。電圧比較部４０として、演算増幅器４１を用い
ている。ツェナーダイオード２８と抵抗分割によって１
９られた電圧とを比較して、その電圧差が常に零になる
ように制御トランジスタ５６は作動する。従って塁準電
圧を発生ずるツェナーダイオード２８の一端を開放して
、リードビン１２に接続する。従ってグランド端子１３
と開放端子１２との間にイ」加電圧を印加したり、ある
いは、２Ｖのツェナーダイオードを接続したりすること
によって基準電圧を７ｖに」−昇させることができる。
回路の構成を示したものである。電圧検出部３０どして
抵抗３１．３２を用い、抵抗分割によって電圧を検出し
ている。電圧比較部４０として、演算増幅器４１を用い
ている。ツェナーダイオード２８と抵抗分割によって１
９られた電圧とを比較して、その電圧差が常に零になる
ように制御トランジスタ５６は作動する。従って塁準電
圧を発生ずるツェナーダイオード２８の一端を開放して
、リードビン１２に接続する。従ってグランド端子１３
と開放端子１２との間にイ」加電圧を印加したり、ある
いは、２Ｖのツェナーダイオードを接続したりすること
によって基準電圧を７ｖに」−昇させることができる。
又、バーンイン試験後にはこの端子を上実施例と同様短
絡すれば良い。
絡すれば良い。
以上、要するに本発明は定電圧電源回路を右するハイブ
リッド集積回路において、その定電圧電源回路の一部を
構成している基準電圧発生部の一端を開放して、この開
放端子を外部に設けられたリードビンに接続したもので
ある。
リッド集積回路において、その定電圧電源回路の一部を
構成している基準電圧発生部の一端を開放して、この開
放端子を外部に設けられたリードビンに接続したもので
ある。
従ってバーンイン試験時にはこのリードビンから付加電
圧を加えることによって基準電圧を胃圧し、ハイブリッ
ド集積回路に内在ブーる他の電子回路素子に定格電圧以
上の電圧を印加することができる。又、定電圧電源回路
にも電圧を供給しているためにハイブリッド集積回路全
体のバーンイン試験し可０ヒである。又、バーンイン試
験後、実用時には、端子間を簡単に、はんだ付は接続す
ることにより通常の使用をづることができる。よって、
きわめて簡単な手段で、ハイブリッド集積回路の効果的
なパニンイン試験が可能となる。
圧を加えることによって基準電圧を胃圧し、ハイブリッ
ド集積回路に内在ブーる他の電子回路素子に定格電圧以
上の電圧を印加することができる。又、定電圧電源回路
にも電圧を供給しているためにハイブリッド集積回路全
体のバーンイン試験し可０ヒである。又、バーンイン試
験後、実用時には、端子間を簡単に、はんだ付は接続す
ることにより通常の使用をづることができる。よって、
きわめて簡単な手段で、ハイブリッド集積回路の効果的
なパニンイン試験が可能となる。
第１図は本発明の概念を示づブロックグイリフグラム（
ある。第２図は本発明の第１実施例に係るハイブリッド
集積回路の構成を承り構成図である。 第３図はその集積回路モジュールの断面図、第４図はそ
の平面図、第５図はその端子部の拡大図である。第６図
は本発明の第２実施例に係るハイブリッド集積回路の構
成図、第７図は本発明の第３実施例に係るハイブリッド
集積回路の構成図である。 １０・・・ハイブリッド集積回路 ２０・・・基準電圧発生部 ３０・・・電圧検出部 ４０・・・電圧比較部 ５０・・・電圧制御部 ６０・・・ＩＣチップ ７０・・・定電圧電源制御回路 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 原符 修 同 弁理士 丸山明夫 第１図 第２図 第３図 第４図 第５図
ある。第２図は本発明の第１実施例に係るハイブリッド
集積回路の構成を承り構成図である。 第３図はその集積回路モジュールの断面図、第４図はそ
の平面図、第５図はその端子部の拡大図である。第６図
は本発明の第２実施例に係るハイブリッド集積回路の構
成図、第７図は本発明の第３実施例に係るハイブリッド
集積回路の構成図である。 １０・・・ハイブリッド集積回路 ２０・・・基準電圧発生部 ３０・・・電圧検出部 ４０・・・電圧比較部 ５０・・・電圧制御部 ６０・・・ＩＣチップ ７０・・・定電圧電源制御回路 特許出願人 日本電装株式会社 代理人 弁理士 大川 宏 同 弁理士 原符 修 同 弁理士 丸山明夫 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 定電圧電源回路を有するハイブリッド集積回路にｄ３い
て、 前記定電圧電源回路の一部を構成リ−る基準電圧発生部
の一端を開放し、該開放端に接続り−るり一ドビンを外
部に設りたことを特徴とづ−るハイブリッド集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040083A JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040083A JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186330A true JPS59186330A (ja) | 1984-10-23 |
Family
ID=13141073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6040083A Pending JPS59186330A (ja) | 1983-04-06 | 1983-04-06 | ハイブリツド集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
| JPH01164060A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
| US6157202A (en) * | 1998-01-16 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Hybrid IC with circuit for burn-in test |
-
1983
- 1983-04-06 JP JP6040083A patent/JPS59186330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232155A (ja) * | 1986-04-01 | 1987-10-12 | Toshiba Corp | 半導体集積回路装置 |
| JPH01164060A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
| US6157202A (en) * | 1998-01-16 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Hybrid IC with circuit for burn-in test |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7436222B2 (en) | Circuit and method for trimming integrated circuits | |
| US6441633B1 (en) | High resolution (quiescent) supply current system (IDD monitor) | |
| US7466162B2 (en) | Electronic load | |
| US6498473B1 (en) | Pin electronics having current measuring unit and testing apparatus having pin electronics thereof | |
| USRE38657E1 (en) | Current limitation programmable circuit for smart power actuators | |
| JPH05173655A (ja) | 電流制限方法および装置 | |
| US7446559B2 (en) | Method and system for powering an integrated circuit | |
| JPS59186330A (ja) | ハイブリツド集積回路 | |
| EP0565156A2 (en) | Voltage burn-in scheme for BICMOS circuits | |
| US20090140713A1 (en) | Regulator circuit for testing inherent performance of an integrated circuit | |
| EP2226641A2 (en) | Device and method for compensating for voltage drops | |
| US4713599A (en) | Programmable trimmable circuit having voltage limiting | |
| Chan | Serial powering for ATLAS ITk pixel modules | |
| JPH06324105A (ja) | 半導体試験装置 | |
| US7183773B2 (en) | Method and circuit arrangement for the self-testing of a reference voltage in electronic components | |
| KR100510435B1 (ko) | 과전류 보호 회로 | |
| Sperling | RF to DC converter in SiGe process | |
| KR100474986B1 (ko) | 반도체장치 | |
| JPS6236143Y2 (ja) | ||
| JPS583101Y2 (ja) | Ｍｏｓ ｆｅｔの特性測定回路 | |
| JP2827622B2 (ja) | 半導体装置の測定方法 | |
| Holter et al. | High temperature integrated voltage regulator system design | |
| JP2666352B2 (ja) | 回路間接続試験方法 | |
| Vg | Silicon Neurons Lab October 30, 2015 | |
| KR20010030505A (ko) | 반도체 칩의 접지 패드 수를 줄이기 위한 장치 |