JPS59183455A - Multi-computer system - Google Patents
Multi-computer systemInfo
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- JPS59183455A JPS59183455A JP58058211A JP5821183A JPS59183455A JP S59183455 A JPS59183455 A JP S59183455A JP 58058211 A JP58058211 A JP 58058211A JP 5821183 A JP5821183 A JP 5821183A JP S59183455 A JPS59183455 A JP S59183455A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract
Description
【発明の詳細な説明】
この発明はマルチ・セントラル・プロセッシング・ユニ
ット（以下単にマルチＣＰＵと言う）を備えたマルチコ
ンピュータシステムに関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multi-computer system equipped with multiple central processing units (hereinafter simply referred to as multiple CPUs).
第１図は従来のマルチコンピュータシステムを示すブロ
ック図であり、１例として２個のコンピュータブロック
を用いた場合を示す。同図において、（１）は第１ Ｃ
ＰＵ、 （２１は第１メモリ、（３）は第１入出力部、
（４）は第２ＣＰＵ、（５１は第２メモリ、（６１は第
２人出力部、（７）はパスセレクタ、（８）は共有メモ
リである。FIG. 1 is a block diagram showing a conventional multi-computer system, and shows, as an example, a case where two computer blocks are used. In the same figure, (1) is the first C
PU, (21 is the first memory, (3) is the first input/output unit,
(4) is a second CPU, (51 is a second memory, (61 is a second person output unit), (7) is a path selector, and (8) is a shared memory.
なお、（９）は前記第１ＣＰＵ（１１，第１メモリ（２
）および第１入出力部（３）から構成される第１のコン
ピュータブロック、（＋０１は前記第２ＣＰＵ（４１，
第２メモリ（５）および第２人出力部（６）から構成さ
れる第２のコンピュータブロックである。In addition, (9) is the first CPU (11, first memory (2)
) and a first input/output unit (3), (+01 is the second CPU (41,
A second computer block consisting of a second memory (5) and a second person output section (6).
次に上記構成によるマルチコンピュータシステムの動作
について説明する。まず、第１のコンビ」−一タブロッ
ク（９）および第２のコンピュータプロｌりα（刀はそ
ｈぞれ独立して動作している。そして、共有メモリ（８
）は常にこの第１のコンピュータブロック（９１カ、
ｇ ２のコンピュータブロック（１０）のいずれか一方
の支配下にある。また、前記パスセレクタ＋７＋ｕ第ｘ
のコンピュータブロック（９）または第２のコンピュー
タブロック（１０１のアドレスバスやデータバスと共有
メモリ（８）を接続する機能を持ち、第１のコンピュー
タブロック（９）が共有メモリ（８）を使用している場
合には第２のコンピュータブロック（１，０１からのア
クセスを拒否し、２つのコンピュータブロックによる共
有メモリ（８）に対するアクセスの競合を防止すると共
にこの逆の場合についても同様に防止することができる
。また、第１のコンピュータブロック（９）の内部で処
理されたデータが第２のコンピュータブロックａＱでも
使用されることがわかっている場合には第１のコンピュ
ータブロック（９）によって処理されたデータはパスセ
レクタ（７）の第１のコンピュータブロック（９）を選
択しているゲートを通して共有メモリ（８）に転送され
る。この間、第２のコンピュータブロック（１０）は共
有メモリ（８）を使用することができない。また、第１
のコンピュータブロック（９）から共有メモリ（８）へ
の転送が終ると、第２のコンピュータブロック四側にパ
スセレクタ（７）が切シ替り、第２のコンピュータブロ
ックａ〔は共有メモリ（８）のデータが使用可能になる
。Next, the operation of the multi-computer system with the above configuration will be explained. First, the first combination block (9) and the second computer block (9) are operating independently.Then, the shared memory (8)
) is always this first computer block (91 cards,
g 2 is under the control of one of the computer blocks (10). In addition, the path selector +7+uth x
The first computer block (9) has a function of connecting the address bus and data bus of the second computer block (9) or the second computer block (101) to the shared memory (8), and the first computer block (9) uses the shared memory (8). If the second computer block (1, 01) In addition, if it is known that the data processed inside the first computer block (9) will also be used in the second computer block aQ, the data processed by the first computer block (9) can be The stored data is transferred to the shared memory (8) through the gate selecting the first computer block (9) of the path selector (7).During this time, the second computer block (10) is transferred to the shared memory (8). cannot be used.Also, the first
When the transfer from the computer block (9) to the shared memory (8) is completed, the path selector (7) switches to the fourth side of the second computer block, and the second computer block a [is transferred to the shared memory (8). data will be available.
しかし々から、従来のマルチコンピュータシステムでは
一方のコンピュータブロックが共有メモリを使用してい
る間は他方のコンピュータプロツ２つのコンピュータブ
ロックが同時に共有メモリを利用しようとしたときには
必らず、どちらか−Ｊｊのブロックに空き状態（アイド
リンク）が生じ、システノ・の処理速度が落ちるなどの
欠点があった。However, in conventional multi-computer systems, while one computer block is using shared memory, when two computer blocks try to use shared memory at the same time, one computer block cannot use the other computer block at the same time. There were drawbacks such as an empty state (idle link) occurring in the Jj block and a decrease in system processing speed.
したがって、この発明の目的は各コンピュータブロック
に空き状態が生じないようにして、シスチームの処理時
間を短縮することができるマルチコンピュータシステム
を提供するものである。Therefore, an object of the present invention is to provide a multi-computer system that can shorten system team processing time by preventing vacant states from occurring in each computer block.
？二のよう外因的を達成するため、この発明は位相が互
いに１８０度ずれた２つのシステムクロックのそれぞれ
片方を第１のコンピュータブロックおよび第２のコンピ
ュータブロックの基本クロックとすることによシ、前記
２つのコンピュータブロックを同期化し、共有メモリを
時分割でアクセスできるようにしたものであり、以下実
施例を用いて詳細に説明する。? In order to achieve the above-mentioned extrinsic method, the present invention uses one of the two system clocks whose phases are shifted by 180 degrees from each other as the basic clock of the first computer block and the second computer block. This system synchronizes two computer blocks so that the shared memory can be accessed in a time-sharing manner, and will be explained in detail below using an embodiment.
第２図はこの発明に係るマルチコンピュータシステムの
一実施例を示すブロック図である。同図において、 （
１１１は位相が互いに１８０度ずれた２つのシステムク
ロック（φＡ）（第３図（ａ）参照）および（φＢ）（
第３図中）参照）を出力するシステムクロック発生回路
である。FIG. 2 is a block diagram showing an embodiment of the multi-computer system according to the present invention. In the same figure, (
111 is two system clocks (φA) (see Figure 3 (a)) and (φB) (with phases shifted by 180 degrees).
This is a system clock generation circuit that outputs a clock signal (see (see FIG. 3)).
次に、上記構成に係るマルチコンピュータシステムの動
作について第３図（ａ）および第３図（ｂ）を参照して
説明する。まず、システムクロック（φＡ）は第１のコ
ンピュータブロック（９）に供給され、システムクロッ
ク（φＢ）は第２のコンピュータブロックθＯＩＫ供給
される。そして、この第３図（ａ）および第３図（ｂ）
に示すシステムクロック（φＡ）および（φＢ）が高レ
ベルにあるときのみ、アドレスバスやデータバス上のデ
ータが有効に々、す、低レベルのときにはコンピュータ
内部での処％うと共にアドレスバスおよびデータバスは
共にハイ・インピーダンス状態になる。したがって、シ
ステムクロック（φＡ）が高レベルのタイミングでは第
１のコンピュータブロック（９）から共有メモリ（８）
がアクセスできる。そして続くシステムクロック（φＢ
）が高レベルのタイミングでは第２のコンピュータブロ
ック（１０１から共有メモリ（８）がアクセスできる。Next, the operation of the multi-computer system according to the above configuration will be explained with reference to FIGS. 3(a) and 3(b). First, the system clock (φA) is supplied to the first computer block (9), and the system clock (φB) is supplied to the second computer block θOIK. And, this figure 3 (a) and figure 3 (b)
The data on the address bus and data bus are valid only when the system clocks (φA) and (φB) shown in the figure are at high level.When they are at low level, the data on the address bus and data bus are Both buses go into a high impedance state. Therefore, when the system clock (φA) is at a high level, the shared memory (8) is transferred from the first computer block (9) to the shared memory (8).
can be accessed. And the following system clock (φB
) is at a high level, the shared memory (8) can be accessed from the second computer block (101).
このように１第１のコンピュータブロック（９）および
第２のコンピュータブロック（ＩＱ＋を同期化し、共有
メモリ（８）を時分割でアクセスすることができる。In this way, the first computer block (9) and the second computer block (IQ+) can be synchronized and the shared memory (8) can be accessed in a time-sharing manner.
なお、上述の実施例では２つのコンピュータブロックの
共有部分として、メモリのみを取扱ったが、入出力部に
置きかえても同様にできることはもちろんである。In the above embodiment, only the memory was used as a shared part between the two computer blocks, but it goes without saying that the same effect can be achieved by replacing it with an input/output section.
以上詳細に説明したように、この発明に係るマルチコン
ピュータシステムによれば２つのコンピュータブロック
を逆位相のクロックによるパラレル同期運転としたため
、２つのＣＰｔＪに空き時間がなくなり、システムとし
ての処理速度が向上する。しかも、共有メモリの使用を
管理するバスセＬ〃夕が不要になり、構成が簡単になる
などの効果がある。As explained in detail above, according to the multi-computer system according to the present invention, since the two computer blocks are operated in parallel and synchronously using clocks with opposite phases, there is no idle time in the two CPtJs, and the processing speed of the system is improved. do. Furthermore, there is an effect that a bus controller for managing the use of the shared memory is not required, and the configuration is simplified.
第１図ｔま従来のマルチコンピュータシステムを示すブ
ロック図、第２図はこの発明に係るマルチコンピュータ
システムの一実施例を示すブロック図、第３図（ａ）お
よび第３図中）は第２図のシステムクロックの波形を示
す図である。
（１）・・争・第１ＣＰＵ、（２］・・・・第１メモリ
、（３）・・・・第１入出力部、（４）・・・・第２０
ＰＵ。
（５）・・・・第２メモリ、（６）・・・拳第２人出力
部、（′ｌ）・・・會バスセレクタ、（８戸・・・共有
メモリ、（９）・・・嗜第１のコンピュータブロック、
００１・・−・第２のコンピュータブロック、Ｑｌ）・
・・・シフ、テムクロツク発生回路。
なお、図中、同一符号は同一または相当部分を示す。
代理人 葛 野 信 −
第１図
第２図
１
［−FIG. 1 is a block diagram showing a conventional multi-computer system, FIG. 2 is a block diagram showing an embodiment of the multi-computer system according to the present invention, and FIG. FIG. 2 is a diagram showing a waveform of the system clock shown in FIG. (1)...Conflict 1st CPU, (2)...1st memory, (3)...1st input/output section, (4)...20th
P.U. (5)...Second memory, (6)...Fist second person output unit, ('l)...Company bus selector, (8 units...Shared memory, (9)... The most popular computer block,
001...Second computer block, Ql)
...Shift clock generation circuit. In addition, in the figures, the same reference numerals indicate the same or corresponding parts. Agent Shin Kuzuno - Figure 1 Figure 2 1 [-
Claims (1)
それぞれ片方を第１のコンピュータブロックおよび第２
のコンピュータブロックの基本クロックとすることによ
り、前記２つのコンピュータブロックを同期化し、共有
メモリを時分割でアクセスできるよう如したことを特徴
とするマルチコンピュータシステム。One of the two system clocks, which are 180 degrees out of phase with each other, is connected to the first computer block and the second system clock.
A multi-computer system characterized in that the two computer blocks are synchronized by using a basic clock of the computer blocks, and the shared memory can be accessed in a time-sharing manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058211A JPS59183455A (en) | 1983-03-31 | 1983-03-31 | Multi-computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58058211A JPS59183455A (en) | 1983-03-31 | 1983-03-31 | Multi-computer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59183455A true JPS59183455A (en) | 1984-10-18 |
Family
ID=13077710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58058211A Pending JPS59183455A (en) | 1983-03-31 | 1983-03-31 | Multi-computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183455A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633359A (en) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Digital information processing system |
| JPS63217461A (en) * | 1987-03-05 | 1988-09-09 | Sony Corp | Digital signal processor |
| JPS6421664A (en) * | 1987-07-17 | 1989-01-25 | Toshiba Corp | Memory device |
| US7254688B2 (en) * | 2002-09-11 | 2007-08-07 | Nec Electronics Corporation | Data processing apparatus that shares a single semiconductor memory circuit among multiple data processing units |
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-
1983
- 1983-03-31 JP JP58058211A patent/JPS59183455A/en active Pending
Patent Citations (2)
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