JPS59181577A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59181577A JPS59181577A JP5366683A JP5366683A JPS59181577A JP S59181577 A JPS59181577 A JP S59181577A JP 5366683 A JP5366683 A JP 5366683A JP 5366683 A JP5366683 A JP 5366683A JP S59181577 A JPS59181577 A JP S59181577A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、電気的特性および信頼性的に良好なＭＯＳ
を内蔵し、バンプ電極構造のＩＣの製造などに好適な半
導体装置の製造方法に関する。
を内蔵し、バンプ電極構造のＩＣの製造などに好適な半
導体装置の製造方法に関する。
（従来技術）
従来のバンプ電極形成方法ｔ−第１図に示す。まず、第
１因（ａ）はＭＯＳ）；ｌ＝ｙジスタを含み、バング電
極形成前のウェハ断面を示したものである。
１因（ａ）はＭＯＳ）；ｌ＝ｙジスタを含み、バング電
極形成前のウェハ断面を示したものである。
この第１図（ａ）において、シリコンサブストレートウ
ェハ１０１の一表面上にＭＯＳ）う／ラスタ１０２全形
成し、表面酸化膜１０３の一部分に電極数ジ出し口１０
４とスクライプ領域１０５のみの穴あけを行なう。
ェハ１０１の一表面上にＭＯＳ）う／ラスタ１０２全形
成し、表面酸化膜１０３の一部分に電極数ジ出し口１０
４とスクライプ領域１０５のみの穴あけを行なう。
次に、Ｍ合金などの配線金属を蒸着し、ホトリソグラフ
ィ技術によシ配線領域１０６全形成する。
ィ技術によシ配線領域１０６全形成する。
次に、電極数ジ出し部の抵抗を小さくすることと、配線
金属の密着力強化と、ＭＯＳ トランジスタの特性回復
のために４００〜５００℃の水素を含む雰囲気中で熱処
理全行なう。
金属の密着力強化と、ＭＯＳ トランジスタの特性回復
のために４００〜５００℃の水素を含む雰囲気中で熱処
理全行なう。
次に、配線領域保護のために４００℃程度の低温での気
相成長酸化膜１０７’に生成させ、バンプ電極形成領域
１０８とスクライプ領域１０５の気相成長酸化膜に穴あ
けを行なう。
相成長酸化膜１０７’に生成させ、バンプ電極形成領域
１０８とスクライプ領域１０５の気相成長酸化膜に穴あ
けを行なう。
次に、バング電極形成工程に入るが、まず第１図（ｂ）
のごとく、電気メツキ時に電流を流すためのＴｉ＋Ａｌ
！からなる金属膜（以下カレントフィルムと言う）の屓
１０９を電子ビーム蒸着法かスパック蒸着法で形成する
。
のごとく、電気メツキ時に電流を流すためのＴｉ＋Ａｌ
！からなる金属膜（以下カレントフィルムと言う）の屓
１０９を電子ビーム蒸着法かスパック蒸着法で形成する
。
次に、レジスト膜でパターンを作り、その上に金属膜を
電子ビーム蒸着し、レジスト膜を除去して金属膜にパタ
ーンを形成するいわゆるリフトオフ法によ勺１０００〜
５０００大のＴ１〜Ｐｔ膜１１０を形成する。
電子ビーム蒸着し、レジスト膜を除去して金属膜にパタ
ーンを形成するいわゆるリフトオフ法によ勺１０００〜
５０００大のＴ１〜Ｐｔ膜１１０を形成する。
次に、第１図（Ｃ）のように、メッキ′にする領域以外
全レジスト膜１１１で覆い、Ａｕの電気メツキ全行ない
、バンプ電極１１２（５５〜５０μの高さに盛り上げる
。
全レジスト膜１１１で覆い、Ａｕの電気メツキ全行ない
、バンプ電極１１２（５５〜５０μの高さに盛り上げる
。
次に、レジスト膜１１１を除去し、バンプ直下以外のカ
レントフィルム１０９″ｆｃ除去すると、第１図（ｄ）
のような形状となる。
レントフィルム１０９″ｆｃ除去すると、第１図（ｄ）
のような形状となる。
次に、バンプ電極の強度増加のために３５０℃以下の温
度で屋紫″！たは水素雰囲気中で熱処理し、バング電極
形成工程が完了する。
度で屋紫″！たは水素雰囲気中で熱処理し、バング電極
形成工程が完了する。
シカし、バンプ電極形成工程でのカレ７トフィルム蒸溜
、Ｔｉ −Ｐｔ蒸−）を全電子ビーム蒸着で行なうため
、蒸着ビームによる放射勝全受け１．Ｘ／ｉｏｓトラン
ジスタの特性が変化してしまう。
、Ｔｉ −Ｐｔ蒸−）を全電子ビーム蒸着で行なうため
、蒸着ビームによる放射勝全受け１．Ｘ／ｉｏｓトラン
ジスタの特性が変化してしまう。
通常、蒸渭時のダメージ全回俊させるには、４５０℃〜
５００℃の水素昇囲気中で１０〜６０分の熱処理全行な
わなければならないが、バング電極部がＡｕ、Ｔｉ−ｐ
３ｕの積層構造になっているため、金属同志の反応が起
き、金ね１表面の変色や、バング部の形状が凹凸になる
などの現駅が発生する。
５００℃の水素昇囲気中で１０〜６０分の熱処理全行な
わなければならないが、バング電極部がＡｕ、Ｔｉ−ｐ
３ｕの積層構造になっているため、金属同志の反応が起
き、金ね１表面の変色や、バング部の形状が凹凸になる
などの現駅が発生する。
したがって、３５０’Ｃ以下の水素雰囲気での熱処理を
行なうことになるが、低温のため、ｈｌ、 ＯＳトラン
ジスタのｖＴ（Ｌきい値電圧）値全初期値にもどすこと
ができず、ＮチャンネルのＭＯＳ）ランジスタのｖＴ値
がデグレッションモードに近づき７−ス６）’Ｌ／イン
間のリーク現象やノイズマージン不足による不良が発生
するという欠点があった。
行なうことになるが、低温のため、ｈｌ、 ＯＳトラン
ジスタのｖＴ（Ｌきい値電圧）値全初期値にもどすこと
ができず、ＮチャンネルのＭＯＳ）ランジスタのｖＴ値
がデグレッションモードに近づき７−ス６）’Ｌ／イン
間のリーク現象やノイズマージン不足による不良が発生
するという欠点があった。
また、バング電極形成後の熱処理はＭ膨ｊ辰係数のちが
いによジ、バンプＫ 極直下にストレスが加わシ、バン
プ電極周辺の気、■成長膜（てクラックが入シ易い欠点
があった。
いによジ、バンプＫ 極直下にストレスが加わシ、バン
プ電極周辺の気、■成長膜（てクラックが入シ易い欠点
があった。
（発明の目的）
この発明の目的ａ１これらの欠点を除去するためになさ
れたもので、バンプ電極形成工程で受けた蒸着ダメージ
をバング形状を損うことなく、はぼ完全に除去できると
ともに、ＭＯＳを内蔵したデバイスのバンプ処理が可能
となシ、広範囲のＩＣに利用できる半導体装置の製造方
法全提供すること全目的とする。
れたもので、バンプ電極形成工程で受けた蒸着ダメージ
をバング形状を損うことなく、はぼ完全に除去できると
ともに、ＭＯＳを内蔵したデバイスのバンプ処理が可能
となシ、広範囲のＩＣに利用できる半導体装置の製造方
法全提供すること全目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、ウェハ表ｊ１；１
全体に電気メツキ時に電流金泥すための金属膜全形成し
、この金属膜上にレジスト膜全パターン形成した後にチ
タン白金膜を形成し、このレジスト膜とともにレジスト
膜上のチタン白金膜全除去して金属膜がウェハ全面にあ
る状態で窒素または水素雰囲気で熱処理を行なってバン
プ電極を形成する領域以外にレジスト膜を残して電気メ
ッキによシパンｆ電極を形成し、このパン７″屯極の形
成後レジスト膜を除去してチタン白金以外の金属膜を除
去するようにしたものである。
全体に電気メツキ時に電流金泥すための金属膜全形成し
、この金属膜上にレジスト膜全パターン形成した後にチ
タン白金膜を形成し、このレジスト膜とともにレジスト
膜上のチタン白金膜全除去して金属膜がウェハ全面にあ
る状態で窒素または水素雰囲気で熱処理を行なってバン
プ電極を形成する領域以外にレジスト膜を残して電気メ
ッキによシパンｆ電極を形成し、このパン７″屯極の形
成後レジスト膜を除去してチタン白金以外の金属膜を除
去するようにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図ＴａＪおよび第２図（
ｂＪはその第１の実施例の工程説明図であり、第２図（
ａ〕では、従来の方法と同様な方法でシリコンサフスト
レートゥエハ２ｏ１にＭＯＳトランジスタ２０２を形成
し、異聞酸化膜２０３に電極取り出し穴２０４、スクラ
イプ領域２０５の穴あけ後、配線領域２０６全形成し、
オーミック外音よくするため、熱処理を行なう。
て図面に基づき説明する。第２図ＴａＪおよび第２図（
ｂＪはその第１の実施例の工程説明図であり、第２図（
ａ〕では、従来の方法と同様な方法でシリコンサフスト
レートゥエハ２ｏ１にＭＯＳトランジスタ２０２を形成
し、異聞酸化膜２０３に電極取り出し穴２０４、スクラ
イプ領域２０５の穴あけ後、配線領域２０６全形成し、
オーミック外音よくするため、熱処理を行なう。
次に、気相成長膜２０７（ｉ″生成させ、バング部２０
８とスクライプ領域２０５の穴あけを行なう。
８とスクライプ領域２０５の穴あけを行なう。
そして、カレントフィルム２０９ ｆｃＭｌｉＬ、、リ
フトオフ法によシＴｉ −Ｐｔ膜２１０全形成する。
フトオフ法によシＴｉ −Ｐｔ膜２１０全形成する。
しかる後に、３５０℃の屋素亦囲気中で３０分程度の熱
処理全行ない、Ｍｏｓトランジスタの特性回復と、Ｔｉ
−Ｐｔ膜２１０、カレントフイルム２０９、配線金属
層間の密着力を増加させる。そして、メッキ用のホトリ
ソグラフィ全行ない、金゛ま友はクローム銅などの電気
メッキを行ない、第２１ＨｂＪのごとくバンプ電極２１
１を５〜５０μ盛ジ上げ、レジスト膜全除去して、ノ（
ンプ部２０８１■↓下以外のカレントフィルム２０９’
Ｔｈ除去すると、第２図（ｂ）のようになる。
処理全行ない、Ｍｏｓトランジスタの特性回復と、Ｔｉ
−Ｐｔ膜２１０、カレントフイルム２０９、配線金属
層間の密着力を増加させる。そして、メッキ用のホトリ
ソグラフィ全行ない、金゛ま友はクローム銅などの電気
メッキを行ない、第２１ＨｂＪのごとくバンプ電極２１
１を５〜５０μ盛ジ上げ、レジスト膜全除去して、ノ（
ンプ部２０８１■↓下以外のカレントフィルム２０９’
Ｔｈ除去すると、第２図（ｂ）のようになる。
メッキ部と下地のＴｉ−Ｐｔ膜２１０との強度ハ十分強
く、ＭＯＳの特性も既に回復さ扛ているため、あらため
て熱処理する必要もなく、これで／り／プ電極形成が完
成する。
く、ＭＯＳの特性も既に回復さ扛ているため、あらため
て熱処理する必要もなく、これで／り／プ電極形成が完
成する。
以上説明したように、第１の実施例では、ウェハ表面全
体にカレントフィルム２０９がある状態、つまジ全端子
が電気的に導通さ′ｉ″した形で熱処理を行なうことに
より、ＭＯＳトランジスタのＶＴ値の回復が早く、また
豚囲気による影響も少ないため、安全な窒素雰囲気中で
の低温熱処理で良好な値全得られる。
体にカレントフィルム２０９がある状態、つまジ全端子
が電気的に導通さ′ｉ″した形で熱処理を行なうことに
より、ＭＯＳトランジスタのＶＴ値の回復が早く、また
豚囲気による影響も少ないため、安全な窒素雰囲気中で
の低温熱処理で良好な値全得られる。
第３図に従来の製造方法とこの発明の上記実施例による
ＭＯ８Ｉ−ランジスタのＶＴ変動の実験値を示す。第３
図（ａ）はＮチャンネルＭ ＯＳのＶＴ変動、第３図（
ｂ）はＰチャンネルＭＯ８のＶＴ変動金示したもので、
この第３図（ａ）、第３図（ｂＪの両図において、「諷
」印は３５０℃で山の雰囲気中で３０分熱処理を行なっ
た場合であり、「・」印は３５０℃でＮ、の雰囲気中で
熱処理を行なった場合でるり、いずれもこの発明の製造
方法によるものである。
ＭＯ８Ｉ−ランジスタのＶＴ変動の実験値を示す。第３
図（ａ）はＮチャンネルＭ ＯＳのＶＴ変動、第３図（
ｂ）はＰチャンネルＭＯ８のＶＴ変動金示したもので、
この第３図（ａ）、第３図（ｂＪの両図において、「諷
」印は３５０℃で山の雰囲気中で３０分熱処理を行なっ
た場合であり、「・」印は３５０℃でＮ、の雰囲気中で
熱処理を行なった場合でるり、いずれもこの発明の製造
方法によるものである。
また、「×」印は３５０℃で１ちの雰囲気中で熱処理全
行ない、「△」印は３５０Ｃ−（’Ｎ２の雰囲気中で熱
処理全行なった場合であり、いずれも、従来の製造方法
の場合である。
行ない、「△」印は３５０Ｃ−（’Ｎ２の雰囲気中で熱
処理全行なった場合であり、いずれも、従来の製造方法
の場合である。
従来の製造方法では、水素〆四気中で行なりても、０．
２〜０．３■マイナス側にシフトするのに７・ｊし、こ
の実施例では窒素雰囲気中で行なっても０．０５〜０．
０６ Ｖのシフトである。
２〜０．３■マイナス側にシフトするのに７・ｊし、こ
の実施例では窒素雰囲気中で行なっても０．０５〜０．
０６ Ｖのシフトである。
また、バンプ電極がメッキさｎた後に熱処理を行なわな
いため、バンプ電極２１１の周辺の低温気相成長層に熱
ストレスを与えることがなく、クラックなどの欠陥が入
ることもなく、信順性の尚いバング電極金偏えたデバイ
スを安全に形成できる利点がある。
いため、バンプ電極２１１の周辺の低温気相成長層に熱
ストレスを与えることがなく、クラックなどの欠陥が入
ることもなく、信順性の尚いバング電極金偏えたデバイ
スを安全に形成できる利点がある。
（発明の効果）
以上のように、この発明の半導体装置の製造方法によれ
ば、ウェハ表面全体に電気メツキ時に電流ヲ流すための
カレントフィルムを形成してその上にレジスト膜パター
ンを形成してＴｉ −Ｐｔ膜を蒸着し、レジスト膜上の
Ｔｉ −Ｐｔ膜を除去してカレントフィルムがウェハ全
面にある状態でＮ２またはル雰囲気中で熱処理を行なっ
て、バング電極を電気メッキによシ形成するようにした
ので、バング電極形成工程で受けた蒸着ダメージ全バン
プ形状を損うことなくほぼ完全に除去できる利点がある
。
ば、ウェハ表面全体に電気メツキ時に電流ヲ流すための
カレントフィルムを形成してその上にレジスト膜パター
ンを形成してＴｉ −Ｐｔ膜を蒸着し、レジスト膜上の
Ｔｉ −Ｐｔ膜を除去してカレントフィルムがウェハ全
面にある状態でＮ２またはル雰囲気中で熱処理を行なっ
て、バング電極を電気メッキによシ形成するようにした
ので、バング電極形成工程で受けた蒸着ダメージ全バン
プ形状を損うことなくほぼ完全に除去できる利点がある
。
これにともない、ＭＯ８’に内蔵したデバイスのバング
処理が可能となるため、笑装密度の高ｂプリンタや、カ
メラ、時計からコンピュータ筐での広い範囲のＩＣに利
用することができる。
処理が可能となるため、笑装密度の高ｂプリンタや、カ
メラ、時計からコンピュータ筐での広い範囲のＩＣに利
用することができる。
第１図（ａＪないし第１図（ｄ）はそれぞれ従来のバン
グ電極形成工程の断面図、第２図（ａＪおよび第２図（
ｂ）はこの発明の半導体装置の製造方法の一実施例の工
程断面図、第３図（ａＪは従来およびこの発明にｘｖｍ
造されるＮチャンネルＭＯＳトランジスタのＶＴ変動値
全示すグラフ、第３図（ｔ）Ｉは従来およびこの発明に
より製造されるＰチャンネルＭＯＳトランジスタのＶＴ
変動値全示すグラフである。 ２０１・・・シリコンサブストレートウェハ、２０２・
・・ＭＯＳ）ランジスタ、２０３・・・表面酸化膜、２
０４・・・電極数シ出し口、２０５・・・スクライブ領
域、２０６・・・配線領域、２０７・・・低温気相成長
酸化膜、２０８・・・バンプ電極形成領域、２０９・・
・カレントフィルム、２１０・・・Ｔｉ−ＰｔＭ、２１
１・・・バンプ電極。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 第３凶 Ｌ 法 イ 狐 手続補正占− 昭和５詔１．、’ｉｃＪ月２７１Ｅ＋ 許庁長官若杉昶大殿 事件の表示 昭和５８年 ％ 許 願第５３６６６ 号発明の名
称 半導体装１なの製造方法 補正をする者 事件との関係 特許出願人（０２９）沖電
気工業株式会社 ′代理人 重圧命令の１１υ 昭和 年 月 日（自発）
重重の対象 明細簀の発明の詳細な説明の欄 １１正の内容 別紙の通り ７、 油止の内容 １）・シＪ細−１３頁１０行「’ｒｉ−ｐｔ膜」を「Ｔ
ｉ−−１）を膜」と訂正する。 ２）同６頁２行「白金以久」を１−白子ｌ′Ｌ￥１部以
外」と訂正する。
グ電極形成工程の断面図、第２図（ａＪおよび第２図（
ｂ）はこの発明の半導体装置の製造方法の一実施例の工
程断面図、第３図（ａＪは従来およびこの発明にｘｖｍ
造されるＮチャンネルＭＯＳトランジスタのＶＴ変動値
全示すグラフ、第３図（ｔ）Ｉは従来およびこの発明に
より製造されるＰチャンネルＭＯＳトランジスタのＶＴ
変動値全示すグラフである。 ２０１・・・シリコンサブストレートウェハ、２０２・
・・ＭＯＳ）ランジスタ、２０３・・・表面酸化膜、２
０４・・・電極数シ出し口、２０５・・・スクライブ領
域、２０６・・・配線領域、２０７・・・低温気相成長
酸化膜、２０８・・・バンプ電極形成領域、２０９・・
・カレントフィルム、２１０・・・Ｔｉ−ＰｔＭ、２１
１・・・バンプ電極。 特許出願人 沖電気工業株式会社 第１図 第１図 第２図 第３凶 Ｌ 法 イ 狐 手続補正占− 昭和５詔１．、’ｉｃＪ月２７１Ｅ＋ 許庁長官若杉昶大殿 事件の表示 昭和５８年 ％ 許 願第５３６６６ 号発明の名
称 半導体装１なの製造方法 補正をする者 事件との関係 特許出願人（０２９）沖電
気工業株式会社 ′代理人 重圧命令の１１υ 昭和 年 月 日（自発）
重重の対象 明細簀の発明の詳細な説明の欄 １１正の内容 別紙の通り ７、 油止の内容 １）・シＪ細−１３頁１０行「’ｒｉ−ｐｔ膜」を「Ｔ
ｉ−−１）を膜」と訂正する。 ２）同６頁２行「白金以久」を１−白子ｌ′Ｌ￥１部以
外」と訂正する。
Claims (1)
- バンプ電極形成工程において、ウェハ表面全体に電気メ
ツキ時に電流を流すための金属膜を蒸着する工程と、こ
の金属膜上にレジスト膜をパターン形成してこのレジス
ト膜上にチタン白金金蒸着する工程と、上記レジスト膜
と一緒にレジスト膜上のチタン白金膜のみ全除去して上
記金属膜がウェハ全面にある状態で窒素または水素雰囲
気中で熱処理を行なう工程と、バング電極形成する領域
以外に上記レジスト膜を残して電気メッキによシパンプ
電極全形成する工程と、このバンプ電極形成後に上記レ
ジスト膜全除去してチタン白金膜下以外の上記金属膜を
除去する工程と金膜する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5366683A JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5366683A JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181577A true JPS59181577A (ja) | 1984-10-16 |
| JPS643059B2 JPS643059B2 (ja) | 1989-01-19 |
Family
ID=12949168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5366683A Granted JPS59181577A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136363A (en) * | 1987-10-21 | 1992-08-04 | Kabushiki Kaisha Toshiba | Semiconductor device with bump electrode |
| JP2000200801A (ja) * | 1996-08-08 | 2000-07-18 | Yokogawa Electric Corp | 半導体集積回路及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521653Y2 (ja) * | 1988-07-09 | 1993-06-03 |
-
1983
- 1983-03-31 JP JP5366683A patent/JPS59181577A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136363A (en) * | 1987-10-21 | 1992-08-04 | Kabushiki Kaisha Toshiba | Semiconductor device with bump electrode |
| JP2000200801A (ja) * | 1996-08-08 | 2000-07-18 | Yokogawa Electric Corp | 半導体集積回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643059B2 (ja) | 1989-01-19 |
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