JPS59178025A - 位相同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は位相同期装置に係り、特に高速動作と集積化に
適したアナログ形位相同期装置に関する。

〔発明の背景〕

電子回路による位相同期装置は周波数逓倍や周波数信号
の選択、その他広範囲な応用に供されており、多くの回
路方式が集積回路化されている。

しかしながら従来の集積化した位相同期装置は、ＭＯ８
集積化回路方式では電圧制御発振回路の高周波動作が困
難で、またバイポーラ回路方式ではトランジスタの入力
インピーダンスを高くすることができず接合電圧もある
ためフィルタ、増幅器の高精度化が難しかった。

〔発明の目的〕

本発明の目的は、高周波で高精度の周波制御を可能とす
る集償回路化された位相同期装置を提供することにある
。

〔発明の概要〕

本発明は、位相同期装置において電圧制御発振回路を主
としてバイポーラトランジスタ集哨回路で構成して高周
波動作と負荷１駆動能力を増強し、フィルタ回路を主と
してＭｏ５ｔ・ランジスタ東積回路で構成して高精度の
制御を可能としたものである。

〔発明の実施例〕

第１図は本発明の位相同期装置の一実施例のブロック構
成を示す図である。尚、このブロック構成図自体は公知
である。第１図においては、位相比］咬回路１０、その
出力が入力されるフィルタ回路２０、その出力が入力さ
れる電圧制御発振回路３０、その出力が位相比較回路１
０の一方の入力に負帰還される構成で、端子１００は入
力周波数端子であシ端子３００は出力周波数端子である
。

第１図のブロック構成図においては、詳細は第３図で後
述するが、位相比較回路１０は排他的論理和回路（ＸＯ
Ｒ回路）であり、フィルタ回路２０はＭＯＳトランジス
タの積分回路で構成し、電圧Ｍ御発振回路３０はバイポ
ーラトランジスタ集積回路で構成している。第１図のブ
ロック構成図による位相同期装置の動作図を、対応した
符号で第２図に示す。すなわち、第１図の位相比較回路
１０の二つの入力に第２図の１００，３００のような′
電圧が入力されると、その出力は１５０のようになる。

この電圧は、Ｍｏ８＋−ランジスタの積分回路で構成さ
れたフィルタ２０で第２図の２５０のように平滑され、
この電圧で電圧制御発振回路３０の出力周波数（位相）
を変え、発振周波数が入力周波数と同じで、制御系によ
って決定される所定の位相差で系は平衡に達する。

第３図に、第１図のブロック構成図に対応した詳細な回
路図の例を示す。第３図の点線で示したブロックの符号
と各入出力を示す符号とは第１図に対応している。

第３図において、位相比較回路１０は周知の排他的論理
和回路１１１である。

フィルタ回路２０は、ＮチャンネルＭＯＳトランジスタ
２０３，２０４からなる反転増幅器と抵抗２０５、キャ
パシタ２０６からなる積分回路で構成している。この積
分回路は簡単で比較的高速に動作しうる。利得はＭｏ８
）う／ジスタの入力インピーダンスが高いので略１／Ｃ
Ｒで表わすことができる。

電圧制御発振回路３０はバイポーラ集積回路で構成され
ており、第３図の回路はその好ましい一例である。

この電圧制御発振回路３０は周知のように、定電流を流
すＰＮＰトランジスタ３３２の電流によってキャパシタ
３３０が充放電され、その充放電のレベルをＮＰＮ）ラ
ンジスタ３３６〜３３９からなるシュミットトリガ回路
で検出し発振周期のタイミングが決る。キャパシタ３３
０の容量を０１電流を工、７ユミツトトリガ回路の上下
の電圧検出レベルをＶｌ　＋　Ｖ２とすると、発振周波
数ｆは、ｆ　＝　Ｉ　／　２Ｃ（Ｖｌ　　Ｖ２）になる
。充放電電流の太ささけＰＮＰ　）ランジスタ３３１，
３３２の対のカレントミラー回路を介して制御される。

ＮＰＮトランジスタ３３３，３３４からなる充放電電流
の吸込み回路は充尾と放電との比率を決定する。

位相比較回路１０に排他的論理和回路を用いているので
発振のデユーティ比はほぼｌになることが望ましく、Ｎ
ＰＮ　）ランジスタ３３３，３３４は同一寸法である。

この発振回路も含めて、多くの８Ｎ充ｂ！ｉ、定形の発
振回路の発振周波数はＩｌｏすなわちＶｌｇ−／Ｃに比
例する。したがってｇ□の大きなノくイボーラトランジ
スタで構成することによシ高周波動作と発振器の大きな
制御利得とが得られる。

第４図は本発明位相同期装置の他の実施例を示すブロッ
ク構成図である。第４図においては、位相同期装置を周
波数逓倍器とするもので位相比較回路１０は入力端子１
００からの入力と分周回路４０からの信号４００との位
相差出力１５０がフィルタ回路２０へ入力され、フィル
タ回路２０の出力２５０は１に圧制御発振回路３ｏへ入
力され、′鑞圧制匈発振回路３ｏの出力は出力端子３０
０へ出力されると共に分周回路４ｏへ入力されるように
接続されている。

第４図の構成の対応する詳細回路は第５図に示している
。

位相比較回路１０は第５図に示すようなセントリセット
フリップフロップ１１１〜１１１ニゲ−１・回路１１７
，１１８，１１９から構成される。

この位相比較回路１０は入力電圧の立ち下りで動作する
ので比較すべき波形のデユーティ比が５０係でなくても
よく、また自己セットされるのでセット波形の導入は不
要である。

フィルタ回路２０は、ＮＭＯＳトランジスタ２０１、Ｐ
ＭＯ８）ランジスタ２０２からなる一対のＣＭＯＳスイ
ッチと、ＮＭＯＳトランジスタ２０３、ＰＭＯＳトラン
ジスタ２０４からなるＣＮ１Ｏ８のブッンユプルインパ
ータと抵抗２０５、キャパシタ２０６からなる積分回路
で構成している。

ＮＭＯＳトランジスタ２０１はインノく一タゲート１８
０を介して位相比較回路１０の出力ゲート１１９へ接続
されており、他方のＰＭＯ８）ランジメタ２０２０入力
は■カゲート１１８へ接続されている。２１１，２１２
は入力端子、２５０は出力端子である。したがってフィ
ルり回路２０のスイッチは出力ゲー）１１８，１１９の
それぞれの出力レベルがＩＩ　Ｏ＃のときのみ電源電圧
Ｖ４の１／２が印加され、放電若しくは充電し、ゲート
１１８．１１９とも′１″のときはスイッチは開の状態
で積分回路はホールド状態となる。このフィルタ回路の
変化分に対する出力は■・ΔＴ／２（１で示される。

電圧制御発振回路３０はバイポーラトランジスタ集積回
路による発撥回路であり、第５図のように構成されてい
る。この回路は基本的にはエミッタ結合のマルチバイブ
レークである。この電圧制御発振回路３０のキャパシタ
３３０の一容量を０１ＮＰＮ　トランジスタ３１５，３
１６を流れる定電流値を■、トランジスタのベースエミ
ッタ間順電圧降下をＶＢＥとするとこの回路の発振周波
数ｆは、ｆ　−Ｉ　／　４ＣＶ＋＋Ｅ　　で表すことが
できる。この回路３０は主としてバイポーラトランジス
タによって構成される回路であシ、かつＮＰＮトランジ
スタのみで構成し、非飽和回路として動作するためすこ
ぶる高速である。この電圧制御発振回路３０の出力はレ
ベルインターフェース回路３５、分周回路４０を介して
位相比較回路１０の一方へ入力される。分周回路４０（
ｄ通常の２進カウンタとして知られるものである。

以上のような構成における第４図、第５図の位相同期装
置の動作波形を第６図に示す。第６図においても各波形
の符号は回路図の符号と対応している。第６図（ａ）は
入力１００の周波数が４００の周波数よりも高く発振周
波数を増加する位相差の波形を示し、第６図（ｂ）は反
対に入力１００の周波数が４００の周波数よりも低い場
合の動作波形を示している。

以上の構成動作においては、位相差の極性に応じてフィ
ルタ回路２０のスイッチが切シ変り、位相差がある場合
のみスイッチが閉じられるのでサンプリング制御系とな
９、系の高速応答と安定化の点でさきに示した第１の実
施例よりも望ましい。

この制御系においては、系の一巡比例利得Ｋｐをほぼ１
に定めることが望ましい。すなわち、外乱等により位相
が１係変化したとしたらその１％の間、フィルタの時分
によシ周波数（位相）が１係変るように積分回路の利得
を定めることである。

利得ＫｐＯ値によりこの制御系の性質は次のように説明
できる。

０　（Ｋｐ　（１：安定、０に近いほど遅く１に近いほ
ど速い Ｋｐ＝１＋安定、最も高速で１サイクルで整定する １　（Ｋ　ｐ　（２：安定、２に近いほどオーバシュー
ト大 Ｋｐ≧２＝不安定、発散する ＫｐＯ値が（１±Δ）である場合、ｎサイクル後の整定
誤差εは、ε＝Δ１となる。従ってもしΔが０．１（１
０％誤差）があっても３サイクル後の誤差εは０．１％
になり、実質的に応答は速い。

才だ、ループ内には積分回路を含むので定常的な利得は
非常に高くなり系の定常オフセット誤差はほとんどＯＫ
できる。

第４図、第５図の位相同期装置は周波数逓倍器として用
いているので、バイポーラ集積回路による電圧制御発振
回路３０は１００ＭＨ２ないしそれ以上迄の発振が可能
になり望ましい。またフィルタ回路２０としてＭｏＳ）
ランジスタからなる積分回路に用いる前述の実施例は、
スイッチの高速動作とＭｏＳ増幅器の高入力インピーダ
ンス化によるホールド特性の向上が、制御精度を改善す
る。積分回路は閉ループ中に入るので反転増幅器の利得
は幾分低くても影響されない。このように、バイポーラ
トランジスタ回路とＭｏＳ）ランジヌタ回路の特徴に応
じた回路構成は位相同期装置にとって望ましい。これら
の回路は、バイポーラとＭｏＳを混在させたモノリシッ
ク回路としても構成できる。

第７図は混在モノリシックトランジスタ構造の模式図を
示す。Ｐ基板を用いＮＭＯＳトランジスタが直接作られ
る。またＮウェルで分離しまた中にＰＭＯＳトランジス
タ、及びＮＰＮ、ＰＮＰトランジスタが図示のように作
られる。また、図示し一〇ないが、抵抗も拡散層、ポリ
シリコン層、或いはＭｏＳのチャネル抵抗等を用いて作
られる。キャパシタは、一端接地形の場合ばＰＮ接合に
より、また２端子形はＭｏＳ容量として容易に作成可能
である。

第８図は位相比較回路をＲ−Ｓフリップフロップ１００
０．２０００とアンドゲート３０００，４０００とによ
って構成した他の実施例回路を示す。

また第９図にその動作波形図を示す。第８図の回路は回
路が簡単で、第５図の位相比較器よりも高速に動作しう
る。１１００．１２００はリセットａ号、１３００．１
４００は出力信号である。第８図の回路のセット信号１
５００は位相比較時点よシも先行した任意の時点のタイ
ミング信号で、カウンタを用いている場合にはＭＳＢ信
号が用いられる。

第ＪＯ図、第１１図は主としてＭｏＳ　トランジスタに
よって構成されるフィルタ回路２０の他の実施例を示す
。

第１０図は非反転、第１１図は反転増幅の例である。特
に第１１図の回路はスイッチの抵抗２０６が積分器の積
分抵抗を兼ねている。このような構成にあってはＮＭＯ
８）ランジスタ２０１、ＰＭＯＳトランジスタ２０２に
よって構成されるスイッチは実質的に電流スイッチとし
て動作するため積分動作は高速である。第８図の位相比
較回路と第１１図のフィルタ回路を組合せた３μｍＣＭ
Ｏ８回路の例ではｉｎｓの時間差（位相差）に対しても
十分な電圧感度があることを本発明者は確認した。

以上述べたように本発明はフィルタ回路をＭＯＳトラン
ジスタ集積回路で構成し、電圧制御発振器をバイポーラ
トランジスタ集積回路で構成するものであるが、具体的
な回路は実施例回路のみに限定されるものでなく、また
個々の要素を接続するインターフェース回路はそれぞれ
の必要動作電圧レベルに応じて、ＭｏＳ又はバイポーラ
、或いは両者の混在回路が使用される。

〔発明の効果〕

以上述べたように、本発明によれば、高速動作で高精度
（高感度）の位相同期装置を得ることができる。

【図面の簡単な説明】

第１図は位相同期装置の実施例を示すブロック図、第２
図は第１図の動作波形図、第３図は第１図の詳細回路図
、第４図は他の実施例を示すブロック図、第５図は第４
図の詳細回路図、第６図は第４図、第５図の動作波形図
、第７図は複合集積トランジスタの模式断面構造図、第
８図は他の位相比較回路のブロック図、第９図は第８図
の動作波形図、第１０図、第１１図はフィルタ回路の他
の実施例を示す回路図である。 １０・・・位相比較回路、２０・・・フィルタ回路、３
０第１　閉 ノＯ 拓　Ｚ　図 第　３　図 拓　ｑ　図 馬　！５　図 ０ ７； ”：１ １１ 夛 第　６ｉ１ （α） Ｚｏｏ。 （しン ＯＯ 第　８　ｍ 第　７０　図 第　７　図 一］−−−−−「− 私ＱＤＯ−−−−−−！シー 第　／／　図

Claims (1)

1. 【特許請求の範囲】 １、二つの周波数入力の位相差に応じた出力を得る位相
   比較回路、位相比較回路の出力を平滑するフィルタ回路
   、フィルタ回路からの電圧に応じて発振周波数が増減す
   る電圧制御発掘回路、１８圧制御発振回路出力は直接、
   若しくは分周回路を介して前記位相比較回路の一方の入
   力へ負帰還となる極性で接続される位相同期装置におい
   て、上記フィルタ回路を主としてＭＯＳ）ランジスタ集
   ｌｒ（回路から構成し、上記電圧制御発掘回路を主とし
   てバイポーラトランジスタ集積回路から構成したことを
   特徴とする位相同期装置。 ２、特許請求の範囲第１項において、フィルタを一対の
   入力スイッチで開閉制御する積分回路で構成するととも
   に、位相差に対する負帰還制御の一巡比例制御利得をほ
   ぼ１にしたことを特徴とする位相同期装置。 ３、特許請求の範囲第２項に於いて、スイッチを相補Ｍ
   Ｏ８とし、積分回路の積分増幅器は相補ＭＯ８のプッシ
   ュプルインベータとしたことを特徴とする位相同期装置
   。 ４、特許請求の範囲第２項において、ＭＯＳスイッチの
   閉抵抗を積分抵抗とすることを特徴とする位相同期装置
   。