JPS59172850A - Ｄｓｉ装置の受信側異常割当消去回路 - Google Patents
Ｄｓｉ装置の受信側異常割当消去回路Info
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- JPS59172850A JPS59172850A JP4531383A JP4531383A JPS59172850A JP S59172850 A JPS59172850 A JP S59172850A JP 4531383 A JP4531383 A JP 4531383A JP 4531383 A JP4531383 A JP 4531383A JP S59172850 A JPS59172850 A JP S59172850A
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- JP
- Japan
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- memory
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/17—Time-division multiplex systems in which the transmission channel allotted to a first user may be taken away and re-allotted to a second user if the first user becomes inactive, e.g. TASI
- H04J3/172—Digital speech interpolation, i.e. DSI
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
させるだめに用いるＤＳＩ （ディノタル・スピーチ・
インク−ポレーション）装置の受信側において。
インク−ポレーション）装置の受信側において。
回線の異常割当を解除する回路に関する。
電話通話を行う回線では，通話回線を占有している時間
に対する音声エネルギの存在する時間の割合は４０係以
下であって，この音声エネルギの存在する時間の情報の
みを有効に伝送すれば，接続される通話回線の数より少
ない数の中継回線で情報の伝送を行うことができる。こ
のような方式としてアナログ伝送系に適用されるＴＡＳ
Ｉ（タイム・アザインメント・スピーチ・インターポレ
ーション）方式はよく知られているが、デイノタル伝送
系においても、音声エネルギの存在しないタイムスロッ
トに別の通話回線の・ｊルスを挿入することにより、中
継回線のオｉ用効率を上げることができる。この方式は
ＤＳＩ方式と呼ばれ、衛星通信回線等に実用化されよう
としている。ＤＳＩ方式については、 ＣＬｙｇｈｏｕ
ｎｉｓ他、 ５ｐｅｅｃｈ Ｉｎｔｅｒｐｏｌａｔｉｏ
ｎ ｉｎＤｉｇｉｔａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｓｙｓｔｅｍｓ、 ＩＥＥＥ Ｔｒａｎｓ、Ｃ０Ｍ−２
２ｖｏｌ ９ 、 Ｐｌ、１７９（１９７４，９）］に
詳しく記述されているが、以下簡単に説明する。
に対する音声エネルギの存在する時間の割合は４０係以
下であって，この音声エネルギの存在する時間の情報の
みを有効に伝送すれば，接続される通話回線の数より少
ない数の中継回線で情報の伝送を行うことができる。こ
のような方式としてアナログ伝送系に適用されるＴＡＳ
Ｉ（タイム・アザインメント・スピーチ・インターポレ
ーション）方式はよく知られているが、デイノタル伝送
系においても、音声エネルギの存在しないタイムスロッ
トに別の通話回線の・ｊルスを挿入することにより、中
継回線のオｉ用効率を上げることができる。この方式は
ＤＳＩ方式と呼ばれ、衛星通信回線等に実用化されよう
としている。ＤＳＩ方式については、 ＣＬｙｇｈｏｕ
ｎｉｓ他、 ５ｐｅｅｃｈ Ｉｎｔｅｒｐｏｌａｔｉｏ
ｎ ｉｎＤｉｇｉｔａｌ Ｔｒａｎｓｍｉｓｓｉｏｎ
Ｓｙｓｔｅｍｓ、 ＩＥＥＥ Ｔｒａｎｓ、Ｃ０Ｍ−２
２ｖｏｌ ９ 、 Ｐｌ、１７９（１９７４，９）］に
詳しく記述されているが、以下簡単に説明する。
ＤＳＩ方式では２通話路の割当を実行する場合。
専用のタイムスロットを設けて、送信側から中継回線を
介して通話路割当情報を伝送し、受信側ではその情報に
従って回線の割当て制御が行われ。
介して通話路割当情報を伝送し、受信側ではその情報に
従って回線の割当て制御が行われ。
通話路割当情報によって制御される送信側及び受信側の
割当制御メモリの内容、すなわち割当市１］御情報が常
に一致するように動作する。
割当制御メモリの内容、すなわち割当市１］御情報が常
に一致するように動作する。
しかしながら、電源投入時および電源瞬断時においては
、送信側及び受信側の割当制御メモリが全く異った割当
制御情報を持つ。このとき、受信側割当制御メモリの割
当制御情報の中には、受信側通話回線として未定義の異
常割当制御情報を含むことがある。そのために、異常割
当が発生すると通話路が乱されＤＳＩ回線に支障をきだ
す。従って、この受信側割当制御メモリに記憶される異
常割当制御情報は、何らかの方法を用いて消去する必要
がある。
、送信側及び受信側の割当制御メモリが全く異った割当
制御情報を持つ。このとき、受信側割当制御メモリの割
当制御情報の中には、受信側通話回線として未定義の異
常割当制御情報を含むことがある。そのために、異常割
当が発生すると通話路が乱されＤＳＩ回線に支障をきだ
す。従って、この受信側割当制御メモリに記憶される異
常割当制御情報は、何らかの方法を用いて消去する必要
がある。
上記のような支障を解除するため、従来、送信側から中
継回線を介してＭ（通話回線数）回線分の通話路割当情
報を送って、異常割当が発生しないようにしていた。し
かし々から、従来のＤＳＩ装置では、後述するように、
受信側割当制御メモリの内容が送信されてきた通話路割
当情報にのみ依存して制御されるため、 ＤＳＩ装置か
ら出力される通話路割当情報がＮ回線分に制限されてい
るようなシステムでは、上述の方法は使用できず、送信
側及び受信側の割当制御メモリの内容が不一致となり、
ＤＳＩ回線に支障をきたしてしまうという欠点があっ
た。
継回線を介してＭ（通話回線数）回線分の通話路割当情
報を送って、異常割当が発生しないようにしていた。し
かし々から、従来のＤＳＩ装置では、後述するように、
受信側割当制御メモリの内容が送信されてきた通話路割
当情報にのみ依存して制御されるため、 ＤＳＩ装置か
ら出力される通話路割当情報がＮ回線分に制限されてい
るようなシステムでは、上述の方法は使用できず、送信
側及び受信側の割当制御メモリの内容が不一致となり、
ＤＳＩ回線に支障をきたしてしまうという欠点があっ
た。
本発明の目的は、上記従来の欠点を解決するためになさ
れたもので、 ＤＳＩ装置の受信側において。
れたもので、 ＤＳＩ装置の受信側において。
受信側割当制御メモリ内に存在する異常割当制御情報を
、送信側から送られてくる通話路割当情報とは独立に消
去することができる受信側異常割当消去回路を提供する
ことにある。
、送信側から送られてくる通話路割当情報とは独立に消
去することができる受信側異常割当消去回路を提供する
ことにある。
本発明によれば２通話回線数Ｍと同数のＭ個のアドレス
を持ち送信側から中継回線を介して送られてきた通話路
割当情報によって制御される割当制御情報を記憶する受
信側割当制御メモリを有し。
を持ち送信側から中継回線を介して送られてきた通話路
割当情報によって制御される割当制御情報を記憶する受
信側割当制御メモリを有し。
送信側から中継回線を介して送られてきた中継回線数Ｎ
（Ｎ（Ｍ ）なるＮ回線の受信ＰＣＭ信号を。
（Ｎ（Ｍ ）なるＮ回線の受信ＰＣＭ信号を。
前記受信側割当制御メモリから出力される前記割当制御
情報に基づいてＭ回線のＰＣＭ信号として受信側通話回
線に送出するＤＳ’Ｉ装置の受信側において１．アドレ
スが１からＭまで１ずつ歩進するアドレスカウンタと２
Ｍ個のアドレスを持ち前記受信側通話回線として未定義
の回線に対応するアドレスに予め” ｏ ”が格納され
、前記アドレスカウンタにより示されたアドレスから接
続情報を送出する受信側接続情報メモリと、前記接続情
報を受け。
情報に基づいてＭ回線のＰＣＭ信号として受信側通話回
線に送出するＤＳ’Ｉ装置の受信側において１．アドレ
スが１からＭまで１ずつ歩進するアドレスカウンタと２
Ｍ個のアドレスを持ち前記受信側通話回線として未定義
の回線に対応するアドレスに予め” ｏ ”が格納され
、前記アドレスカウンタにより示されたアドレスから接
続情報を送出する受信側接続情報メモリと、前記接続情
報を受け。
該接続情報が°０″であるときに前記受信側割当制御メ
モリに書込み許可信号を送出する比較器と。
モリに書込み許可信号を送出する比較器と。
前記書込み許可信号を受けたときに、前記アドレスカウ
ンタにより示された前記受信側割当制御メモリのアドレ
スに” ｏ ”を書き込むＯ出力回路とから構成される
ＤＳＩ装置の受信側異常割当消去回路が得られる。
ンタにより示された前記受信側割当制御メモリのアドレ
スに” ｏ ”を書き込むＯ出力回路とから構成される
ＤＳＩ装置の受信側異常割当消去回路が得られる。
以下図面を参照して本発明の詳細な説明する。
第１図は従来のＤＳＩ方式の一例を示しだブロック図で
ある。図において、（Ａ）が送信側、（Ｂ）が受信側を
示している。以下第１図を参照して従来のＤＳＩ方式の
基本的な動作について説明する。
ある。図において、（Ａ）が送信側、（Ｂ）が受信側を
示している。以下第１図を参照して従来のＤＳＩ方式の
基本的な動作について説明する。
まず、第１図（Ａ）を参照すると、送信側において。
入力端子１には送信側通話回線よりＭ（通話回線数）回
線のＰＣＭ信号が入力される。この入力信号は遅延回路
１０を通り送信側高速スイッチ回路２０に入力する。ま
た、入力端子１に入力したＰＣＭ信号は、音声エネルギ
が存在することを検出する音声検出器３０に入力する。
線のＰＣＭ信号が入力される。この入力信号は遅延回路
１０を通り送信側高速スイッチ回路２０に入力する。ま
た、入力端子１に入力したＰＣＭ信号は、音声エネルギ
が存在することを検出する音声検出器３０に入力する。
この音声検出器３０からの出力は送信側割当制御回路４
０に入力する。送信側割当制御回路４０は２通話路割当
情報を送信側割光制御メモリ５０と割当情報符号器６０
に送出する。送信側割当制御メモリ５０は送信側高速ス
イッチ回路２０に割当制御情報を送出する。送信側高速
スイッチ回路２０は、中継回線数Ｎ （Ｎ（Ｍ ）に相
当するＮ回線のＰＣＭ信号を出力し、このＮ回線のＰＣ
Ｍ信号は割当情報符号器６０から出力される割当情報符
号とともに出力端子２から中継回線に送出される。
０に入力する。送信側割当制御回路４０は２通話路割当
情報を送信側割光制御メモリ５０と割当情報符号器６０
に送出する。送信側割当制御メモリ５０は送信側高速ス
イッチ回路２０に割当制御情報を送出する。送信側高速
スイッチ回路２０は、中継回線数Ｎ （Ｎ（Ｍ ）に相
当するＮ回線のＰＣＭ信号を出力し、このＮ回線のＰＣ
Ｍ信号は割当情報符号器６０から出力される割当情報符
号とともに出力端子２から中継回線に送出される。
一方、第１図（Ｂ）を参照すると、受信側では、上記Ｎ
回線のＰＣＭ信号と割当情報符号が中継回線より入力端
子３に入力する。このうち、Ｎ回線のＰＣＭ信号は受信
側高速スイッチ回路９０に入力し。
回線のＰＣＭ信号と割当情報符号が中継回線より入力端
子３に入力する。このうち、Ｎ回線のＰＣＭ信号は受信
側高速スイッチ回路９０に入力し。
これと同時に割当情報符号が割当情報復号器７０に入力
して通話路割当情報に復号化される。この復号化された
通話路割当情報により受信側割当制御メモリ８０が制御
され、受信側割当制御メモリ８０は割当制御情報を受信
側高速スイッチ回路９０に送出する。受信側高速スイッ
チ回路９０の出力は２Ｍ回線のＰＣＭ信号として出力端
子４がら受信側通話回線へ送出される。
して通話路割当情報に復号化される。この復号化された
通話路割当情報により受信側割当制御メモリ８０が制御
され、受信側割当制御メモリ８０は割当制御情報を受信
側高速スイッチ回路９０に送出する。受信側高速スイッ
チ回路９０の出力は２Ｍ回線のＰＣＭ信号として出力端
子４がら受信側通話回線へ送出される。
ここで、 ＤＳＩ装置の送信側及び受信側割当制御メモ
ＩＪ ５０，８０の容量は１通話回線数と等しいＭ回線
分必要である。又、受信側割当制御メモＩＪ ８０の内
容、すなわち割当制御情報は、送信されてきた通話路割
当情報のみによって制御される。従って。
ＩＪ ５０，８０の容量は１通話回線数と等しいＭ回線
分必要である。又、受信側割当制御メモＩＪ ８０の内
容、すなわち割当制御情報は、送信されてきた通話路割
当情報のみによって制御される。従って。
通常の運用状態では、送信側及び受信側割当制御メモ！
Ｊ５０，８０の内容は全く等しいが、電源投入時あるい
は電源瞬断時においては、その内容が全く不一致の状態
と考えられる。この様な状態ではＤＳＩ回線に支障をき
たすため、送信側からＭ回線分の割当情報を送る必要が
ある。このときＤＳＩの中継回線として使用される回線
数はＮ個であり、残りのＭ−Ｎ個の回線については異常
割当解除の情報を送信し、異常割当が発生しない様に制
御を行う。
Ｊ５０，８０の内容は全く等しいが、電源投入時あるい
は電源瞬断時においては、その内容が全く不一致の状態
と考えられる。この様な状態ではＤＳＩ回線に支障をき
たすため、送信側からＭ回線分の割当情報を送る必要が
ある。このときＤＳＩの中継回線として使用される回線
数はＮ個であり、残りのＭ−Ｎ個の回線については異常
割当解除の情報を送信し、異常割当が発生しない様に制
御を行う。
このように、従来のＤＳＴ装置では、受信側割当制御メ
モリ８０の内容が送信されてきた通話路割当情報にのみ
依存して制御されている。そのだめ。
モリ８０の内容が送信されてきた通話路割当情報にのみ
依存して制御されている。そのだめ。
ＤＳＩ装置から出力される通話路割当情報がＮ回線分に
制限されているよう々システムでは、上記の方法を使用
することができず、送信側及び受信側割当制御メモリ５
０．８０の内容が不一致となり。
制限されているよう々システムでは、上記の方法を使用
することができず、送信側及び受信側割当制御メモリ５
０．８０の内容が不一致となり。
ＤＳ１回線に支障を来してしまう。
第２図は本発明が適用されているＤＳＩ装置の受信側の
一実施例をプロ、り図により示したものである。図にお
いて、８１は受信側割当制御メモリで割当制御情報がＭ
回線分格納されている。１００はアドレスカウンタで、
１〜Ｍ４でＤＳＩの卵ｊ当フレームごとに１ずつ歩進し
２Ｍまでカウントすると再び１からカウントが始まる構
成である。１０１は受信側接続情報メモリであり、１〜
Ｍ−ｊでの回線数がアドレスであり、 ＤＳＩの接続が
未定義の回線に対応するアドレスの内容には予め０′″
が入力されている。割当情報符号が受信側の割当情報復
号器７１に入力され９通話路割当情報に復号が実行され
ている時間において、アドレスカウンタ１００の出力は
受信側割当制御メモリ８１および受信側接続情報メモリ
１０１に与えられる。受信側接続情報メモリ１０１から
は、与えられたアドレスに格納されている接続情報が出
力され、比較器１０２に与えられる。比較器１０２は、
前記与えられた接続情報が°“０″かどうかを判定して
ＩＩ ＯＩＩであれば受信側割当制御メモリ８１とＯ出
力回路１０３に対し書込み許可信号が与えられる。
一実施例をプロ、り図により示したものである。図にお
いて、８１は受信側割当制御メモリで割当制御情報がＭ
回線分格納されている。１００はアドレスカウンタで、
１〜Ｍ４でＤＳＩの卵ｊ当フレームごとに１ずつ歩進し
２Ｍまでカウントすると再び１からカウントが始まる構
成である。１０１は受信側接続情報メモリであり、１〜
Ｍ−ｊでの回線数がアドレスであり、 ＤＳＩの接続が
未定義の回線に対応するアドレスの内容には予め０′″
が入力されている。割当情報符号が受信側の割当情報復
号器７１に入力され９通話路割当情報に復号が実行され
ている時間において、アドレスカウンタ１００の出力は
受信側割当制御メモリ８１および受信側接続情報メモリ
１０１に与えられる。受信側接続情報メモリ１０１から
は、与えられたアドレスに格納されている接続情報が出
力され、比較器１０２に与えられる。比較器１０２は、
前記与えられた接続情報が°“０″かどうかを判定して
ＩＩ ＯＩＩであれば受信側割当制御メモリ８１とＯ出
力回路１０３に対し書込み許可信号が与えられる。
これと同時にＯ出力回路１０３からはアドレスカウンタ
１００によって指定された受信側割当制御メモリ８１の
アドレスにＩＩ ＯＩＩが書き込まれ、受信側割当制御
メモリ８１内に存在しＤＳＩの回線接待には、受信側割
当制御メモリ８１に対し書き込み許可信号は与えられず
、受信側割当制御メモリ内の情報は変化しない。
１００によって指定された受信側割当制御メモリ８１の
アドレスにＩＩ ＯＩＩが書き込まれ、受信側割当制御
メモリ８１内に存在しＤＳＩの回線接待には、受信側割
当制御メモリ８１に対し書き込み許可信号は与えられず
、受信側割当制御メモリ内の情報は変化しない。
通常ＤＳＩ装置の受信側では、受信側割当制御メモリ８
１の内容が通話路割当情報によって変更されると、つづ
いて入力されてくるＮ回線分の信号を受信するため、受
信側割当制御メモリ８１は受信側高速スイッチ回路９１
に割当制御情報を送り続けなければならない。従って、
受信側割当制御メモリ８１内の情報を操作できる時間は
２割当情報後号器７１が割当情報符号を通話路割当情報
に復号して、受信側割当制御メモリ８１に通話路割当情
報が与えられる壕での期間である。
１の内容が通話路割当情報によって変更されると、つづ
いて入力されてくるＮ回線分の信号を受信するため、受
信側割当制御メモリ８１は受信側高速スイッチ回路９１
に割当制御情報を送り続けなければならない。従って、
受信側割当制御メモリ８１内の情報を操作できる時間は
２割当情報後号器７１が割当情報符号を通話路割当情報
に復号して、受信側割当制御メモリ８１に通話路割当情
報が与えられる壕での期間である。
第３図は第２図に示された本発明の実施例における異常
割当消去のタイミングを示した図である。
割当消去のタイミングを示した図である。
図において、（ａ）は入力端子５より入力される信号で
ある。ＡＩ、Ａ２は割当情報符号であ、す１，２゜・・
・ＮはＮ回線分の信号である。Ａ１からＮまでの区間を
割当フレームＦとする。（ｂ）はアドレスカウンタ１０
０の出力であり１割当情報符号が存在するタイムスロッ
トの前半半分の時間のみアドレスを出力する。（Ｃ）は
受信側接続情報メモリ１０１の出力であり（ｂ）のアド
レスが入力されてから、わずかの時間遅延して受信側接
続情報メモリ１０１の出力がでてくる。（ｄ）は比較器
１０２の出力であり（ｃ）の信号が” ｏ ”であれば
書込み許可信号が出力され（同図（１） ’） 、 （
Ｃ）の信号が゛′０″′以外の時には前記書込み許可信
号は出力されない（同図（２） ） 。
ある。ＡＩ、Ａ２は割当情報符号であ、す１，２゜・・
・ＮはＮ回線分の信号である。Ａ１からＮまでの区間を
割当フレームＦとする。（ｂ）はアドレスカウンタ１０
０の出力であり１割当情報符号が存在するタイムスロッ
トの前半半分の時間のみアドレスを出力する。（Ｃ）は
受信側接続情報メモリ１０１の出力であり（ｂ）のアド
レスが入力されてから、わずかの時間遅延して受信側接
続情報メモリ１０１の出力がでてくる。（ｄ）は比較器
１０２の出力であり（ｃ）の信号が” ｏ ”であれば
書込み許可信号が出力され（同図（１） ’） 、 （
Ｃ）の信号が゛′０″′以外の時には前記書込み許可信
号は出力されない（同図（２） ） 。
（ｄ）の出力によりＯ出力回路１０３のデータ（、）が
割当制御メモリ８１のアドレスカウンタ１００の示すア
ドレスに書き込まれる。（ｆ）は通話路割当情報であり
（、）のＡＩ、Ａ２が存在する前半半分の時間に割当情
報復号器７１で割当情報符号が通話路割当情報に復号さ
れ、前記Ａ１．、Ａ２が存在する後半半分の時間で割当
制御メモリ８１に通話路割当情報が出力される。
割当制御メモリ８１のアドレスカウンタ１００の示すア
ドレスに書き込まれる。（ｆ）は通話路割当情報であり
（、）のＡＩ、Ａ２が存在する前半半分の時間に割当情
報復号器７１で割当情報符号が通話路割当情報に復号さ
れ、前記Ａ１．、Ａ２が存在する後半半分の時間で割当
制御メモリ８１に通話路割当情報が出力される。
以上の動作は割当フレームＦ毎に繰り返され。
アドレスカウンタ１００の出力は割当フレームＦ毎に１
ずつ歩進されるため２割当制御メモリ８１内に存在する
全ての異常な割当制御情報が消去される。
ずつ歩進されるため２割当制御メモリ８１内に存在する
全ての異常な割当制御情報が消去される。
上記の説明は、説明の簡単化のだめ割当情報符号を復号
する時間と異常割当を消去する時間とを同一にしだが、
実際には、異常割当消去に要する時間を非常に短縮する
ことが可能である。
する時間と異常割当を消去する時間とを同一にしだが、
実際には、異常割当消去に要する時間を非常に短縮する
ことが可能である。
上記説明のごとく１本発明によれば、ＤＳＩ装置の受信
側において、受信側割当制御メモリ内に存在しＤＳＩ回
線に支障をきだす異常割当制御情報を受信側で独立に消
去することができるという効果がある。
側において、受信側割当制御メモリ内に存在しＤＳＩ回
線に支障をきだす異常割当制御情報を受信側で独立に消
去することができるという効果がある。
第１図は従来のＤＳＩ方式の一例を示したブロック図、
第２図は本発明の適用されるＤＳＩ装置の受信側の一実
施例を示したブロック図、第３図は第２図の動作タイミ
ングを示した図である。 １・・・送信側入力端子、２・・・送信側出力端子１３
゜５・・・受信側入力端子、４，６・・・受信側出力端
子。 １０・・遅延回路、２０・・・送信側高速スイッチ回路
。 ３０・・音声検出器、４０・・・割当制御回路、５０・
・・送信側割当制御メモリ、６０・・・割当情報符号器
。 ７０．７１・・割当情報復号器、８０．８１・・受信側
割当制御メモＩＪ 、 ９０ 、９１・・受信側高速ス
イッチ回路、１００・・アドレスカウンタ、１０１・・
・受信側接続情報メモＩＪ、１０２・・・比較器、１０
３・・・０出力回路。
第２図は本発明の適用されるＤＳＩ装置の受信側の一実
施例を示したブロック図、第３図は第２図の動作タイミ
ングを示した図である。 １・・・送信側入力端子、２・・・送信側出力端子１３
゜５・・・受信側入力端子、４，６・・・受信側出力端
子。 １０・・遅延回路、２０・・・送信側高速スイッチ回路
。 ３０・・音声検出器、４０・・・割当制御回路、５０・
・・送信側割当制御メモリ、６０・・・割当情報符号器
。 ７０．７１・・割当情報復号器、８０．８１・・受信側
割当制御メモＩＪ 、 ９０ 、９１・・受信側高速ス
イッチ回路、１００・・アドレスカウンタ、１０１・・
・受信側接続情報メモＩＪ、１０２・・・比較器、１０
３・・・０出力回路。
Claims (1)
- １ 通話回線数Ｍと同数のＭ個のアドレスを持ち、送信
側から中継回線を介して送られてきた通話路割当情報に
よって制御される割当制御情報を記憶する受信側割当制
御メモリを有し、送信側から中継回線を介して送られて
きた中継回線数Ｎ（Ｎ＜Ｍ）々るＮ回線の受信ＰＣＭ信
号を、前記受信側割当制御メモリから出力される前記割
当制御情報に基づいてＭ回線のＰＣＭ信号として受信側
通話回線に送出するＤＳＩ装置の受信側において、アド
レスが１からＭまで１ずつ歩進するアドレスカウンタと
１Ｍ個のアドレスを持ち前記受信側通話回線として未定
義の回線に対応するアドレスに予めＩＩ ＯＩＩが格納
され、前記アドレスカウンタにより示されたアドレスか
ら接続情報を送出する受信側接続情報メモリと、前記接
続情報を受け、該接続情報が“′０″′であるときに前
記受信側割当制御メモリに書込み許可信号を送出する比
較器と、前記書込み許可信号を受けたときに、前記アド
レスカウンタによシ示された前記受信側割当制御メモリ
のアドレスに０′″を書き込むＯ出力回路とから構成さ
れるＤＳＩ装置の受信側異常割当消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4531383A JPS59172850A (ja) | 1983-03-19 | 1983-03-19 | Ｄｓｉ装置の受信側異常割当消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4531383A JPS59172850A (ja) | 1983-03-19 | 1983-03-19 | Ｄｓｉ装置の受信側異常割当消去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172850A true JPS59172850A (ja) | 1984-09-29 |
| JPS6330821B2 JPS6330821B2 (ja) | 1988-06-21 |
Family
ID=12715812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4531383A Granted JPS59172850A (ja) | 1983-03-19 | 1983-03-19 | Ｄｓｉ装置の受信側異常割当消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172850A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006316989A (ja) * | 2005-04-11 | 2006-11-24 | Hitachi Ltd | 油圧ダンパ |
-
1983
- 1983-03-19 JP JP4531383A patent/JPS59172850A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006316989A (ja) * | 2005-04-11 | 2006-11-24 | Hitachi Ltd | 油圧ダンパ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330821B2 (ja) | 1988-06-21 |
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