JPS59172055A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS59172055A JPS59172055A JP4748283A JP4748283A JPS59172055A JP S59172055 A JPS59172055 A JP S59172055A JP 4748283 A JP4748283 A JP 4748283A JP 4748283 A JP4748283 A JP 4748283A JP S59172055 A JPS59172055 A JP S59172055A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- counter
- memory operation
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリアクセス動作の完了をメモリ動作完了信
号によって通知する機能を有するメモリ制御回路に関す
る。
号によって通知する機能を有するメモリ制御回路に関す
る。
従来のメモリ制御回路は、主記憶装置でのメモリアクセ
ス動作（これを主記憶動作と呼ぶ）の完了をプロセッサ
に知らせるために、主記憶動作開始後一定時間経過後に
メモリ動作完了信号をプロセッサに勾える手段を一般に
採用している。ところで、主記憶装置のメモリアクセス
速度は、当該主記憶装置に使用されるメモリ素子の種類
により決定されることか多い。このため、主記憶装置の
メモリ構成として、より商速なメモリ菓子、或いは逆に
より低速なメモリ菓子を使用したい場合には、上記メモ
リ動作完了信号の発生条件（発生タイミング）を変える
必要がでてくる。このような場合、大りのメモリモジュ
ール毎に固有の完Ｔ他号をメモリ制御部に返す方式（非
同期開胸型）かもえられる。しかし、近年の小型化され
たシステムでは、メモリモジュールは別の装置ではない
場合が多く、また全体の回路がＬＳＩ化される傾向にあ
る状況下でに、上述の速度の異なるメモリ素子への対応
か困難であった。
ス動作（これを主記憶動作と呼ぶ）の完了をプロセッサ
に知らせるために、主記憶動作開始後一定時間経過後に
メモリ動作完了信号をプロセッサに勾える手段を一般に
採用している。ところで、主記憶装置のメモリアクセス
速度は、当該主記憶装置に使用されるメモリ素子の種類
により決定されることか多い。このため、主記憶装置の
メモリ構成として、より商速なメモリ菓子、或いは逆に
より低速なメモリ菓子を使用したい場合には、上記メモ
リ動作完了信号の発生条件（発生タイミング）を変える
必要がでてくる。このような場合、大りのメモリモジュ
ール毎に固有の完Ｔ他号をメモリ制御部に返す方式（非
同期開胸型）かもえられる。しかし、近年の小型化され
たシステムでは、メモリモジュールは別の装置ではない
場合が多く、また全体の回路がＬＳＩ化される傾向にあ
る状況下でに、上述の速度の異なるメモリ素子への対応
か困難であった。
本発明は上記事情に鑑みてなされたものでその目的は、
たとえ回路部分がＬＳＩの中に組込まれていても、ハー
ドウェア構成を変更することなく、使用するメモリ素子
に合ったメモリ動作時間を得ることができるメモリ制御
回路を提供することにある。
たとえ回路部分がＬＳＩの中に組込まれていても、ハー
ドウェア構成を変更することなく、使用するメモリ素子
に合ったメモリ動作時間を得ることができるメモリ制御
回路を提供することにある。
本発明は、メモリ動作時間に関する数値情報がセントさ
れるレジスタと、メモリ動作中だけ一定周期のクロンク
信号により計数動作を行なうカウンタと、このカウンタ
の計数出力と上記レジスタ内の数値情報とを比較し一致
の有無を検出する比較器とを設け、この比較器の一致検
出に兄、じてメ七り動作完了信号を発生し、メモリ動作
中の状態を解除するようにしたもので、初期設定マイク
ロプログラム等の実行によって±Ｂロレノスタに使用メ
モリ系〕−の速度に対応した数値情報を設定することに
より、使用メモリ素子に適合したメモリ動作時間が得ら
れるようにしている。
れるレジスタと、メモリ動作中だけ一定周期のクロンク
信号により計数動作を行なうカウンタと、このカウンタ
の計数出力と上記レジスタ内の数値情報とを比較し一致
の有無を検出する比較器とを設け、この比較器の一致検
出に兄、じてメ七り動作完了信号を発生し、メモリ動作
中の状態を解除するようにしたもので、初期設定マイク
ロプログラム等の実行によって±Ｂロレノスタに使用メ
モリ系〕−の速度に対応した数値情報を設定することに
より、使用メモリ素子に適合したメモリ動作時間が得ら
れるようにしている。
以下、本発明の一央扼例を図面をε照して説明する。第
１図はメそす制御回路の本発明に直接関係する部分の構
成を示すもので、１１はフリップフロップ（以上、Ｆ
／ Ｆと称する）である。Ｆ ／ ｋ’ ｒ ｘはメモ
リ動作開始を小すメそり動作開始信号ＭＳに応じてセン
トし、メモリ動作完了を示すメモリ動作完了信号Ｍ Ｅ
Ｋ応じでリセットし、セント状態にある間、メモリ動作
中を示すメモリ動作中信号ＭＢＵＳＹを出力する。１２
．１３はレジスタ、Ｉ４は内部データバスである。レジ
スタＩ２には使用メモリ素子のメモリ続出し動作時間に
関する数値情報Ｎ １１が内部データバス１４を介しロ
ード伯８−ｒ、ＤＲのタイミングでセントされる。また
レジスタ１３には使用メモｖｈ子のメモリ１込み動作時
間に関する数イ直情％ Ｎ ｗが同じく内部データバヌ
１４を介してロード信号Ｌ Ｉ） ｗのタイミングでセ
ットさバ、る。
１図はメそす制御回路の本発明に直接関係する部分の構
成を示すもので、１１はフリップフロップ（以上、Ｆ
／ Ｆと称する）である。Ｆ ／ ｋ’ ｒ ｘはメモ
リ動作開始を小すメそり動作開始信号ＭＳに応じてセン
トし、メモリ動作完了を示すメモリ動作完了信号Ｍ Ｅ
Ｋ応じでリセットし、セント状態にある間、メモリ動作
中を示すメモリ動作中信号ＭＢＵＳＹを出力する。１２
．１３はレジスタ、Ｉ４は内部データバスである。レジ
スタＩ２には使用メモリ素子のメモリ続出し動作時間に
関する数値情報Ｎ １１が内部データバス１４を介しロ
ード伯８−ｒ、ＤＲのタイミングでセントされる。また
レジスタ１３には使用メモｖｈ子のメモリ１込み動作時
間に関する数イ直情％ Ｎ ｗが同じく内部データバヌ
１４を介してロード信号Ｌ Ｉ） ｗのタイミングでセ
ットさバ、る。
Ｉ５は一定周期のクロンク信号、例えば基本クロツクＣ
ＬＫと、上記メモリ動作中信号ＭＥＵＳＹが入力される
アンドダート（以下、ＡＮＤと称する）、１６．１７は
ＡＮＤ７５の出力をクロンク入力とするカウンタである
。カウンタ１６．１７は上記メモリ動作完了信号ＭＥに
応じてクリアされるようになっている。
ＬＫと、上記メモリ動作中信号ＭＥＵＳＹが入力される
アンドダート（以下、ＡＮＤと称する）、１６．１７は
ＡＮＤ７５の出力をクロンク入力とするカウンタである
。カウンタ１６．１７は上記メモリ動作完了信号ＭＥに
応じてクリアされるようになっている。
１８はレジスタ１２とカウンタ１６の各出力を比較し、
一致の有無を検出する比較器、１９はレジスタ１３とカ
ウンタＩ７の各出力を比較する同じく比較器である。２
０は上記基本クロツクＣＬＫと、メモリ読出しアクセス
を示す読出しモート信号ＲＥ Ａ Ｉ） Ｍ ＯＩ）
Ｅと、比較器ｌ５（Ｄ出力とが入力されるＡＮＤ（ア
ンドｒ −） ）、２１は上記基本クロックＣＬＫと、
メモ！ｌ誉込みアクセスを示す書込みモート信号ＷＲＩ
ＴＥＭ ０１） Ｅと、比較器Ｉ９の出力とが入力され
るＡＮＤ（アンドゲート）、２２はオアゲート（以下、
ＯＲと称する）である。０Ｒ２２にはＡＮＤ２ｏ、２ｒ
の各出力が寺かれる。０Ｒ２２はＡＮＤ２ｃ＋、２ｚの
各出力の少なくともいずれか一方が有効（この例では論
理０１′ｊ ）な場合、有効（論理″′ｌ”）な前記メ
モリ＃ＪＪ作完了信号ＭＥを出力する。
一致の有無を検出する比較器、１９はレジスタ１３とカ
ウンタＩ７の各出力を比較する同じく比較器である。２
０は上記基本クロツクＣＬＫと、メモリ読出しアクセス
を示す読出しモート信号ＲＥ Ａ Ｉ） Ｍ ＯＩ）
Ｅと、比較器ｌ５（Ｄ出力とが入力されるＡＮＤ（ア
ンドｒ −） ）、２１は上記基本クロックＣＬＫと、
メモ！ｌ誉込みアクセスを示す書込みモート信号ＷＲＩ
ＴＥＭ ０１） Ｅと、比較器Ｉ９の出力とが入力され
るＡＮＤ（アンドゲート）、２２はオアゲート（以下、
ＯＲと称する）である。０Ｒ２２にはＡＮＤ２ｏ、２ｒ
の各出力が寺かれる。０Ｒ２２はＡＮＤ２ｃ＋、２ｚの
各出力の少なくともいずれか一方が有効（この例では論
理０１′ｊ ）な場合、有効（論理″′ｌ”）な前記メ
モリ＃ＪＪ作完了信号ＭＥを出力する。
次に本発明の一実施例の動作を第２図のタイミングチャ
ートを参照して説明する。今、第１図のメモリ制御回路
、図示せぬメモリ、プロセッサ等で構成されるシステム
に電源が投入されたものとする。電源投入により、初期
設定マイクロプロゲラ！・が起動され、プロセッサが当
該初期設定マイクロプログラムを実行することによりシ
ステムの初期設定が行なわれる。本実施例において、上
記初期設定マイクロプログラムにはレジスタ１２．１３
にそれぞれ前記数値情報ＮＲ、Ｎ Ｗをセットすること
を指定するマイクロ命令が含まれており、これらマイク
ロ命令が実行されることＶＣよりレジスタ１２．１３に
数値情報Ｎ＋（、Ｎｗかそれぞれセントされる。
ートを参照して説明する。今、第１図のメモリ制御回路
、図示せぬメモリ、プロセッサ等で構成されるシステム
に電源が投入されたものとする。電源投入により、初期
設定マイクロプロゲラ！・が起動され、プロセッサが当
該初期設定マイクロプログラムを実行することによりシ
ステムの初期設定が行なわれる。本実施例において、上
記初期設定マイクロプログラムにはレジスタ１２．１３
にそれぞれ前記数値情報ＮＲ、Ｎ Ｗをセットすること
を指定するマイクロ命令が含まれており、これらマイク
ロ命令が実行されることＶＣよりレジスタ１２．１３に
数値情報Ｎ＋（、Ｎｗかそれぞれセントされる。
システムの初期設定が行なわれ、システムが定常状態と
なったところで、メモリコマンドが発行され、メモリ茨
木信号がメモリ制御回路に人力されたものとする。メモ
リ制御回路には例えば優先度制御回路（図示せず）が設
けられており、当該優先度制卸回路によりメモリ要求が
選択されると、周知の手段（例えはメモリ費求信号と基
本クロックＣＬＫと選択信号とが入力されるＡＮＤ）に
より第２図に示されるように有効なメモリ動作開始信号
Ｍ８が発生される。
なったところで、メモリコマンドが発行され、メモリ茨
木信号がメモリ制御回路に人力されたものとする。メモ
リ制御回路には例えば優先度制御回路（図示せず）が設
けられており、当該優先度制卸回路によりメモリ要求が
選択されると、周知の手段（例えはメモリ費求信号と基
本クロックＣＬＫと選択信号とが入力されるＡＮＤ）に
より第２図に示されるように有効なメモリ動作開始信号
Ｍ８が発生される。
Ｆ ／ Ｆ ｙ ｒは自効なメモリ動作開始信号ＭＳに
応じてセント状態となる。これにより、Ｆ ／ Ｆｌｌ
からメモリ動作中信号ＭＢＵＳＹが出力される（第２図
参照）。ＡＮＤ７５はメモリ動作中信号ＭＢ０８Ｙが出
力されている期間中、すなわちメモリ動作の期間中、基
本クロックＣＬＫがカウンタ１６，７７（のクロンク編
子ＣＫ）に専かれるのを許可する。この結果、カウンタ
１６．１７はメモリ動作中、基本クロックＣＬＫに同期
してカウントアツプ動作を行なう。カウンタ１６，１７
は上述のシステム初期設定時にクリアされており、した
がってカウンタ１６，１７のカウント値は「ｏＪ 、
［Ｊ 。
応じてセント状態となる。これにより、Ｆ ／ Ｆｌｌ
からメモリ動作中信号ＭＢＵＳＹが出力される（第２図
参照）。ＡＮＤ７５はメモリ動作中信号ＭＢ０８Ｙが出
力されている期間中、すなわちメモリ動作の期間中、基
本クロックＣＬＫがカウンタ１６，７７（のクロンク編
子ＣＫ）に専かれるのを許可する。この結果、カウンタ
１６．１７はメモリ動作中、基本クロックＣＬＫに同期
してカウントアツプ動作を行なう。カウンタ１６，１７
は上述のシステム初期設定時にクリアされており、した
がってカウンタ１６，１７のカウント値は「ｏＪ 、
［Ｊ 。
「２」・・・の如く変化づる。第２図にはこの状態がカ
ウンタ１６について示されている。
ウンタ１６について示されている。
このような状態で、カウンタ１６のカウント値がレジス
タ１２にセットされている数値情報ＮＲＯ値（例えばＮ
Ｒ＝４）に到達すると、比較器Ｉ８は一致を検出し、論
理ｕ１”の−数構出信号を出力する。この−数構出イ８
号はＡＮＤ２０１ｇ−導かれる。ＡＮＤ、？０には基本
クロックＣＬＫ、および続出しモード信号ＲＥＡＤＭＯ
ＤＥが導かれている。前記メモリコマンドがメモリリー
ドコマンドであるものとすると、読出し一モートイＦ号
ＲＥＡＤ ＭＯＤＥは倫理観１ ｊ）（有効）となっ
ており、ＡＮＤ２０は読出しモード信号ＲＥＡＤ Ｍ
ＯＤＥおよび一致検出イ８号が共に論理″１”である期
間中だけ基本クロックＣＬＫをそのまま０Ｒ２２に出力
する。この結果、０Ｒ２２は第２図に示されるように有
効なメモリ動作完了（Ｆｉ号ＭＥを出カブる。この有効
なメモリ動作冗了４８号ＭＥはりセントパルスとしてＦ
／ＦＩＺおよびカウンタ７６，１７に碑かれる。これに
よりＦ／ＦｒｒＦｉ、リセットされ、メモリ動作中信号
ＭＢＵＳＹの出力が停止され、メモリフリーの状態が示
される。また、カウンタ１６．１７ｄクリアされ、七〇
カヮント値は「０」に戻る。
タ１２にセットされている数値情報ＮＲＯ値（例えばＮ
Ｒ＝４）に到達すると、比較器Ｉ８は一致を検出し、論
理ｕ１”の−数構出信号を出力する。この−数構出イ８
号はＡＮＤ２０１ｇ−導かれる。ＡＮＤ、？０には基本
クロックＣＬＫ、および続出しモード信号ＲＥＡＤＭＯ
ＤＥが導かれている。前記メモリコマンドがメモリリー
ドコマンドであるものとすると、読出し一モートイＦ号
ＲＥＡＤ ＭＯＤＥは倫理観１ ｊ）（有効）となっ
ており、ＡＮＤ２０は読出しモード信号ＲＥＡＤ Ｍ
ＯＤＥおよび一致検出イ８号が共に論理″１”である期
間中だけ基本クロックＣＬＫをそのまま０Ｒ２２に出力
する。この結果、０Ｒ２２は第２図に示されるように有
効なメモリ動作完了（Ｆｉ号ＭＥを出カブる。この有効
なメモリ動作冗了４８号ＭＥはりセントパルスとしてＦ
／ＦＩＺおよびカウンタ７６，１７に碑かれる。これに
よりＦ／ＦｒｒＦｉ、リセットされ、メモリ動作中信号
ＭＢＵＳＹの出力が停止され、メモリフリーの状態が示
される。また、カウンタ１６．１７ｄクリアされ、七〇
カヮント値は「０」に戻る。
なお、前記実施例では、レジスタ１２．１３への数値情
報Ｎ Ｒ，、Ｎ ｗのセントが初期設定マイクロプログ
ラムに基づいて行なわれるものとして説明したが、デー
タ設定スイッチ等を用い、マニュアルスイッチ操作によ
り数値情報設定をｆｉなうようにしてもよい。また、前
記実施例では、レジスタ、カウンタ、比較器等をメモリ
続出し動作用、メモリ書込み動作用にそれぞれ１組ずつ
設けた場合について説明したが、メモリ続出し、■込み
で完了タイミングが異ならなければ必すしも２組は必要
でない。
報Ｎ Ｒ，、Ｎ ｗのセントが初期設定マイクロプログ
ラムに基づいて行なわれるものとして説明したが、デー
タ設定スイッチ等を用い、マニュアルスイッチ操作によ
り数値情報設定をｆｉなうようにしてもよい。また、前
記実施例では、レジスタ、カウンタ、比較器等をメモリ
続出し動作用、メモリ書込み動作用にそれぞれ１組ずつ
設けた場合について説明したが、メモリ続出し、■込み
で完了タイミングが異ならなければ必すしも２組は必要
でない。
以上詳述したように本発明によれは、使用メモリ素子の
速度に対厄した数値情報を）−めレジスタに設定してお
くことにより、使用メモリ素子に適合したメモリ動作時
間が得られる。すなわち本発明によれは、たとえ回路部
分がＬＳＩの中に組込まれていても、ハードフェア構成
を変更することなく単にレノヌタ内答を敦えるだけで、
メモリ動作時間をクロック周期の整数倍の単位で可変す
ることができる。
速度に対厄した数値情報を）−めレジスタに設定してお
くことにより、使用メモリ素子に適合したメモリ動作時
間が得られる。すなわち本発明によれは、たとえ回路部
分がＬＳＩの中に組込まれていても、ハードフェア構成
を変更することなく単にレノヌタ内答を敦えるだけで、
メモリ動作時間をクロック周期の整数倍の単位で可変す
ることができる。
第１図は本発明の一実施例を示す回路構成図、第２図は
動作を説明するためのタイミングナヤートである。 １１・・・フリツプフロツプ（Ｆ／Ｆ）、１２゜１３・
・・レジスタ、１６．７７・・・カウンタ、１８．１９
・・・比較器。
動作を説明するためのタイミングナヤートである。 １１・・・フリツプフロツプ（Ｆ／Ｆ）、１２゜１３・
・・レジスタ、１６．７７・・・カウンタ、１８．１９
・・・比較器。
Claims (1)
- 【特許請求の範囲】 ｍ メモリ動作時間に関する数値情報がセントされる
レノヌタと、メモリ動作中を示すメモリ動作中伝号が発
生されている期間中一定周期のクロック信号により計数
動作を行なうカウンタと、このカウンタの計数出力と上
記レノスタの内容とを比較し、一致の有無を検出する比
較器と、この比較器の一致検出出力に応じてメモリ動作
完了を示すメモリ動作完ｒ信号を発生する手段とを具備
することを特徴とするメモリ制御回路。 （２１＋記カウンタは上記メモリ動作完了信号に応じて
クリアさｉＬることを特徴とする特許梢求の範囲第１項
記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4748283A JPS59172055A (ja) | 1983-03-22 | 1983-03-22 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4748283A JPS59172055A (ja) | 1983-03-22 | 1983-03-22 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172055A true JPS59172055A (ja) | 1984-09-28 |
Family
ID=12776344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4748283A Pending JPS59172055A (ja) | 1983-03-22 | 1983-03-22 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295409A2 (en) * | 1987-06-19 | 1988-12-21 | International Business Machines Corporation | Programmable skew-tolerant array processor architecture |
| WO1998038571A1 (fr) * | 1997-02-27 | 1998-09-03 | Mitsubishi Denki Kabushiki Kaisha | Processeur de donnees |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
| JPS5617451A (en) * | 1979-07-20 | 1981-02-19 | Sharp Corp | Access controller for memory |
-
1983
- 1983-03-22 JP JP4748283A patent/JPS59172055A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
| JPS5617451A (en) * | 1979-07-20 | 1981-02-19 | Sharp Corp | Access controller for memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0295409A2 (en) * | 1987-06-19 | 1988-12-21 | International Business Machines Corporation | Programmable skew-tolerant array processor architecture |
| WO1998038571A1 (fr) * | 1997-02-27 | 1998-09-03 | Mitsubishi Denki Kabushiki Kaisha | Processeur de donnees |
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