JPS59171318A - プログラム可能スイッチ回路 - Google Patents
プログラム可能スイッチ回路Info
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- JPS59171318A JPS59171318A JP58045455A JP4545583A JPS59171318A JP S59171318 A JPS59171318 A JP S59171318A JP 58045455 A JP58045455 A JP 58045455A JP 4545583 A JP4545583 A JP 4545583A JP S59171318 A JPS59171318 A JP S59171318A
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- Japan
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- circuit
- fuse
- potential
- switch circuit
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
Landscapes
- Electronic Switches (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明ｄ：、Ｔ、ＳＩ等の半導体装置におい′Ｃ％に冗
長回路として使用されるノログラム可能スイッチ回路に
関する。
長回路として使用されるノログラム可能スイッチ回路に
関する。
近年、ＭＯＳ ＬＳＩの集積度が著しく高くなっている
が、この集積度の高まりと共に１つの半導体ペレットに
おける素子の欠陥発生率が高くなり、また回路も大規模
化、複雑化している。このだめ半導体にレットの歩留υ
を改善する目的で、欠陥救済技術としての冗長回路技術
や、設計の自由度の向上或いは動作マージンの向」−を
目的とした冗長回路技術が注目されている。
が、この集積度の高まりと共に１つの半導体ペレットに
おける素子の欠陥発生率が高くなり、また回路も大規模
化、複雑化している。このだめ半導体にレットの歩留υ
を改善する目的で、欠陥救済技術としての冗長回路技術
や、設計の自由度の向上或いは動作マージンの向」−を
目的とした冗長回路技術が注目されている。
上記のような冗長回路技術の１つとして、所定の機能を
有する主回路に、プログラム可能Ａヒユーズ素子とヒユ
ーズ素子の′ｆログラム状態に応じてｒ−トがオン、オ
フするトランスフ丁ｒ−ト回路とから成るいわゆるプロ
グラム可能スイッチ回路構成の冗長回路を付加させ、こ
の冗長回路により主回路の状態を設定するものがある。
有する主回路に、プログラム可能Ａヒユーズ素子とヒユ
ーズ素子の′ｆログラム状態に応じてｒ−トがオン、オ
フするトランスフ丁ｒ−ト回路とから成るいわゆるプロ
グラム可能スイッチ回路構成の冗長回路を付加させ、こ
の冗長回路により主回路の状態を設定するものがある。
従来のこの種のトランスフ丁ｒ−ト機能を有するプログ
ラム可能スイッチ回路の例を第１図に示す。図において
、一端が電、源端子Ｖｅｃに接続されたヒーーズ素子Ｆ
と一端が接地電位源ｖｓ［ｌに接続された高抵抗素子Ｒ
Ｌとの直列回路から成るいわゆるヒユーズ回路が構成さ
れる。上記高抵抗素イＲＬとヒユーズ素子Ｆとの接続点
ＡはＮチャネルＭＯ８）ランジスタＮｌとＰチャネルＭ
Ｏ８）ランジスタＰ、との直列接続よシなるＣＭＯ８構
成のインバータ回路の人力点に接続され、インバータ回
路の出力端子Ｂがトランスフアｒトを構成するＭＯＳト
ランジスタＴのデートに接続されている。このトランス
フ丁ｒ−Ｈ１二回路の一部と接続し７ておゆ、このトラ
ンファダ−トの導通遮断状態により主回路の状態を適宜
設定する。
ラム可能スイッチ回路の例を第１図に示す。図において
、一端が電、源端子Ｖｅｃに接続されたヒーーズ素子Ｆ
と一端が接地電位源ｖｓ［ｌに接続された高抵抗素子Ｒ
Ｌとの直列回路から成るいわゆるヒユーズ回路が構成さ
れる。上記高抵抗素イＲＬとヒユーズ素子Ｆとの接続点
ＡはＮチャネルＭＯ８）ランジスタＮｌとＰチャネルＭ
Ｏ８）ランジスタＰ、との直列接続よシなるＣＭＯ８構
成のインバータ回路の人力点に接続され、インバータ回
路の出力端子Ｂがトランスフアｒトを構成するＭＯＳト
ランジスタＴのデートに接続されている。このトランス
フ丁ｒ−Ｈ１二回路の一部と接続し７ておゆ、このトラ
ンファダ−トの導通遮断状態により主回路の状態を適宜
設定する。
このような冗長回路において、ヒユーズ素子Ｆが接続状
態にあると、ＭＯＳ Ｌランジスタテのダート電位がｖ
０レベルとなってＭＯＳトランジスタＴがＮチャネルＭ
Ｏ８であればトランスファダートはオフ状態となる。ま
た、ヒユーズ回路Ｆが切断状態である場合には、Ｎチャ
ネルＭＯ８のＭＯＳ ）ランジスタＴのｒ−ト電位け■
ｃｃレベルとなってトランスファｒ−トはオン状態とな
る。
態にあると、ＭＯＳ Ｌランジスタテのダート電位がｖ
０レベルとなってＭＯＳトランジスタＴがＮチャネルＭ
Ｏ８であればトランスファダートはオフ状態となる。ま
た、ヒユーズ回路Ｆが切断状態である場合には、Ｎチャ
ネルＭＯ８のＭＯＳ ）ランジスタＴのｒ−ト電位け■
ｃｃレベルとなってトランスファｒ−トはオン状態とな
る。
逆にＭＯＳ ）ランソスタＴがＰチャネルＭＯ８で構成
されている場合には、ヒーーズ素子Ｆが接続状態のとき
にこのＭＯＳトランジスタＴでｍ成されているトランス
フ丁ケ９−トはオン状態となり、ヒユーズ素子Ｆが切断
状態でトランスフ丁ｒ−トがオフ状態となる。
されている場合には、ヒーーズ素子Ｆが接続状態のとき
にこのＭＯＳトランジスタＴでｍ成されているトランス
フ丁ケ９−トはオン状態となり、ヒユーズ素子Ｆが切断
状態でトランスフ丁ｒ−トがオフ状態となる。
このトランスファダートとなるトランジスタＴのソース
或いはドレインの一方すなわち端子１には、図示しない
主回路の状態の設定に関する信号が供給され、この信号
はトランスファダートがオン状態ならば端子２に伝搬し
、トランスファダートがオフ状態であれば、端子１の信
号は端子２には伝搬されない。
或いはドレインの一方すなわち端子１には、図示しない
主回路の状態の設定に関する信号が供給され、この信号
はトランスファダートがオン状態ならば端子２に伝搬し
、トランスファダートがオフ状態であれば、端子１の信
号は端子２には伝搬されない。
ところで、上記のような回路において、ヒユーズ回路と
トランスフアｒ−トとの間に設けられているインバータ
は広い面積を占有し、半導体装置の集積度の向上全阻害
するものである。
トランスフアｒ−トとの間に設けられているインバータ
は広い面積を占有し、半導体装置の集積度の向上全阻害
するものである。
しかしながら、このインバータは、プログラム可能スイ
ッチ回路の動作の安定化のためには必要なものであった
。すなわち、ＭＯＳトランジスタＴには、ｒ−トと、ソ
ース、ドレインおよびチャネルとの間の静電容量すなわ
ちｒ−）容量ＣＧが存在し、ＭＯＳトランジスタＴの端
子１に供給される信号の変化がこのデート容量Ｃｏを介
してＭＯＳ トランジスタＴのｆ−）にフィードバック
する。ここで、もしインバータがなく、と５− 一−ズ素子Ｆが切断状態であるとすれば、ｒ −ト電位
は高抵抗素子ＲＬを介し２て設定されるため、上記端子
１における信号変化によりＭＯＳトランジスタＴのｒ−
ト電位が不安定となり、トランスファｆ−トの動作が不
安定となる。
ッチ回路の動作の安定化のためには必要なものであった
。すなわち、ＭＯＳトランジスタＴには、ｒ−トと、ソ
ース、ドレインおよびチャネルとの間の静電容量すなわ
ちｒ−）容量ＣＧが存在し、ＭＯＳトランジスタＴの端
子１に供給される信号の変化がこのデート容量Ｃｏを介
してＭＯＳ トランジスタＴのｆ−）にフィードバック
する。ここで、もしインバータがなく、と５− 一−ズ素子Ｆが切断状態であるとすれば、ｒ −ト電位
は高抵抗素子ＲＬを介し２て設定されるため、上記端子
１における信号変化によりＭＯＳトランジスタＴのｒ−
ト電位が不安定となり、トランスファｆ−トの動作が不
安定となる。
また、上記のようなヒユーズ回路と、トランスフ丁ケ９
−トどの間にインバータを有するプログラム可能スイッ
チ回路において、ヒ・−−ズ回路の一端に一定電位源で
はなく、例えばクロック信号などのパルス信号が供給さ
れる用いられ方をする場合がある。この場合には、接続
点Ａにおける信号はインバータを介してトランジスタＴ
に供給されるため、上記インバータによる信号伝搬の遅
れが生じ、プログラム可能スイッチ回路の動作速度が低
いという欠点があり、さらに加えてこの場合には、イン
バータにおける電力消費も大きいという問題点もあった
。
−トどの間にインバータを有するプログラム可能スイッ
チ回路において、ヒ・−−ズ回路の一端に一定電位源で
はなく、例えばクロック信号などのパルス信号が供給さ
れる用いられ方をする場合がある。この場合には、接続
点Ａにおける信号はインバータを介してトランジスタＴ
に供給されるため、上記インバータによる信号伝搬の遅
れが生じ、プログラム可能スイッチ回路の動作速度が低
いという欠点があり、さらに加えてこの場合には、イン
バータにおける電力消費も大きいという問題点もあった
。
本発明は上記のような点に鑑みなされたものでその目的
とするところは、回路の動作の安定６− 性を十〇なりことなく集積密度および動作速度の向−ト
と低消費′電力化を実現できる構成の簡単な７″ｏグラ
ム可能スイ、子回路を提供することにある。
とするところは、回路の動作の安定６− 性を十〇なりことなく集積密度および動作速度の向−ト
と低消費′電力化を実現できる構成の簡単な７″ｏグラ
ム可能スイ、子回路を提供することにある。
すなわちこの発明に係るプログラム可能スイッチ回路で
は、と−−ズ素子ど高抵抗素子との直列回路よりなるヒ
ーーズ回路において上記ヒーーズ素子と高抵抗素子との
接続点を直接トランスフ丁ｒ−４機能を山するＭＯＳ
）ランジスタのｒ−トに接続するとともに、上記ビー−
ズ回路の高抵抗素子Ｒｔ、に並列にキャパシタを接続し
たものである。
は、と−−ズ素子ど高抵抗素子との直列回路よりなるヒ
ーーズ回路において上記ヒーーズ素子と高抵抗素子との
接続点を直接トランスフ丁ｒ−４機能を山するＭＯＳ
）ランジスタのｒ−トに接続するとともに、上記ビー−
ズ回路の高抵抗素子Ｒｔ、に並列にキャパシタを接続し
たものである。
そして、ト記ギヤ・母シタは、実用的には、上■己ＭＯ
８）ランジスタのｒ−ｈからドレイン、チャネル、ソー
スを見た全ｙ’−ト容ｔｃｏと同等或いはそれよりも大
きい静電容量を有するものが望−Ｊ Ｌ、い。
８）ランジスタのｒ−ｈからドレイン、チャネル、ソー
スを見た全ｙ’−ト容ｔｃｏと同等或いはそれよりも大
きい静電容量を有するものが望−Ｊ Ｌ、い。
以下図面を参照してこの発明の一実施例を説明する。第
２図に示すように、接地電位源ＶＩｌｓと電源端子■。
２図に示すように、接地電位源ＶＩｌｓと電源端子■。
、との間にヒユーズ回路Ｆと高抵抗素子ＲＬＯ１Ｕ列回
路からなるヒーーズ回路を設ける。このヒユ−ズ回路の
高抵抗素子ＲＬの両端に並列にギヤ・ぐシタＣ１を接続
する。゛まだ、上に直接接続する。このトランジスタＴ
のソースまたはドレインとなる端イノにＬｊ、信号が供
給さねている。
路からなるヒーーズ回路を設ける。このヒユ−ズ回路の
高抵抗素子ＲＬの両端に並列にギヤ・ぐシタＣ１を接続
する。゛まだ、上に直接接続する。このトランジスタＴ
のソースまたはドレインとなる端イノにＬｊ、信号が供
給さねている。
ここで、上記キャパシタＣ１の容量−は、ＭＯＳトラン
ジスタＴのｒ−トからソース領域、チャネル領域、トン
イン領域のそれぞれをのぞむ静電容量値ＣａＢ＋ ＣＧ
ｅｔ ＣｏＤの和すなわち全ｒ−・ト容量ＣＧよｐも少
なくとも大きくなるように設定する。また、高抵抗素子
ＲＬけ、ヒーーズ素子Ｆが接続状態の場合の電力消費を
減らすため、その抵抗値を１０顯以上の値に選ぶ。この
実施例では１００ＧΩの抵抗値を有する高抵抗素子を用
いる。（通常、使われる範囲はＭΩオーダーから数１０
０ＧΩ程度である。） ここＣ１ヒユーズ素子Ｆが接続状態であり、ＭＯＳ ）
ランジスタＴの端子１に供給される信号がノ千ルス状に
変化する信号であった場合、この何月の変化状態はｒ−
）容ＭｋＣａを介してヒユーズ回路の接続点Ａにフィー
ドバックされるが、この場合には低抵抗のヒユーズ素子
Ｆを介して上記接続点Ａの電位が設定されるため、ＭＯ
Ｓ ）ランゾスタＴの動作は安定している。
ジスタＴのｒ−トからソース領域、チャネル領域、トン
イン領域のそれぞれをのぞむ静電容量値ＣａＢ＋ ＣＧ
ｅｔ ＣｏＤの和すなわち全ｒ−・ト容量ＣＧよｐも少
なくとも大きくなるように設定する。また、高抵抗素子
ＲＬけ、ヒーーズ素子Ｆが接続状態の場合の電力消費を
減らすため、その抵抗値を１０顯以上の値に選ぶ。この
実施例では１００ＧΩの抵抗値を有する高抵抗素子を用
いる。（通常、使われる範囲はＭΩオーダーから数１０
０ＧΩ程度である。） ここＣ１ヒユーズ素子Ｆが接続状態であり、ＭＯＳ ）
ランジスタＴの端子１に供給される信号がノ千ルス状に
変化する信号であった場合、この何月の変化状態はｒ−
）容ＭｋＣａを介してヒユーズ回路の接続点Ａにフィー
ドバックされるが、この場合には低抵抗のヒユーズ素子
Ｆを介して上記接続点Ａの電位が設定されるため、ＭＯ
Ｓ ）ランゾスタＴの動作は安定している。
次に、ヒユーズ素子Ｆが切断状態にある場合について述
べる。との場合には、直列接続点Ａの電位はギヤ・ヤシ
タＣ１と高抵抗素子ＲＬを介して設定され高電位のＶ。
べる。との場合には、直列接続点Ａの電位はギヤ・ヤシ
タＣ１と高抵抗素子ＲＬを介して設定され高電位のＶ。
Ｃレベルとなる。従って、ＭＯＳ ）ランジスタＴは導
通し、端子１と端子２との間を信号が伝搬する。
通し、端子１と端子２との間を信号が伝搬する。
とこで、端子１と端子２間を伝搬する信号が／４’ルス
状の変化する信号であった場合、この何月の変化状態は
ｒ−ト容量ＣＧを通じてヒユーズ回路の接続点Ａにフィ
ードバックし干渉を起こすが、この干渉効果は高抵抗素
子ＲＬと並列に接９− 続されたキャパシタＣ１の存在により ｒ Ｃａ／ （Ｃ１十Ｃａ ）Ｊに低減される。このた
め、ＭＯＳ ）ランソスタＴから成るトランスファｒ
−トは安定にＵ１作する。
状の変化する信号であった場合、この何月の変化状態は
ｒ−ト容量ＣＧを通じてヒユーズ回路の接続点Ａにフィ
ードバックし干渉を起こすが、この干渉効果は高抵抗素
子ＲＬと並列に接９− 続されたキャパシタＣ１の存在により ｒ Ｃａ／ （Ｃ１十Ｃａ ）Ｊに低減される。このた
め、ＭＯＳ ）ランソスタＴから成るトランスファｒ
−トは安定にＵ１作する。
なお勿論、上記のようなプログラム可能スイッチ回路の
ＭＯＳ トランジスタＴはＮチャネルＭＯＳに限らすＰ
チャネルＭＯ８で構成することができ、この場合にはト
ランスフ丁ｒ−トのメン・オフ状態がＮチャネルＭＯＳ
の揚台と逆になる。
ＭＯＳ トランジスタＴはＮチャネルＭＯＳに限らすＰ
チャネルＭＯ８で構成することができ、この場合にはト
ランスフ丁ｒ−トのメン・オフ状態がＮチャネルＭＯＳ
の揚台と逆になる。
第３図に示すものは、ヒユーズ回路に供給−する電位源
全通にしたもので、ヒユーズ素子Ｆのｍ続・切断関係と
、トランスフ了り′−トのオン・オフ関係とが第２図の
実施例と逆になる。
全通にしたもので、ヒユーズ素子Ｆのｍ続・切断関係と
、トランスフ了り′−トのオン・オフ関係とが第２図の
実施例と逆になる。
第４図に示すものは第２図のプログラム可能スイッチ回
路におけるヒユーズ回路の抵抗素子側の端子に電位源■
ｃｏの代わりに例えばクロック信号φを力えヒユーズ側
の端子にバイアス電圧ｖ！ｌを与えるようにしたもので
ある。
路におけるヒユーズ回路の抵抗素子側の端子に電位源■
ｃｏの代わりに例えばクロック信号φを力えヒユーズ側
の端子にバイアス電圧ｖ！ｌを与えるようにしたもので
ある。
ここで、ヒユーズ素子Ｆが接続状態であるときには、接
続点Ａの電位は、はぼ低抵抗のし一一１０− ズ素子Ｆを介して印加されるバイアス電圧ＶＢに同定さ
れ、トランスフ丁ｒ−トのＭＯＳ トランジスタＴは、
一定の状態に設定される。
続点Ａの電位は、はぼ低抵抗のし一一１０− ズ素子Ｆを介して印加されるバイアス電圧ＶＢに同定さ
れ、トランスフ丁ｒ−トのＭＯＳ トランジスタＴは、
一定の状態に設定される。
−・方、ヒユーズ素子Ｆが切断状態である場合は、接続
点Ａの電位は高抵抗素子ＲＬとギヤ・卆シタＣ１との並
列回路に供給されるクロック信号φの電位に設定され、
クロック信号φに応じてトランスファｙ−ト回路のＭＯ
Ｓ トランジスタＴが制御される。
点Ａの電位は高抵抗素子ＲＬとギヤ・卆シタＣ１との並
列回路に供給されるクロック信号φの電位に設定され、
クロック信号φに応じてトランスファｙ−ト回路のＭＯ
Ｓ トランジスタＴが制御される。
この場合には、ギヤノ４シタＣ１によす、ＭＯＳトラン
ジスタＴを介して伝達する信号の変化がヒユーズ回路の
接続点Ａに及ばず影響を低減できるだけでなく、上記ク
ロック信号φをほとんト遅延なくＭＯＳトランジスタＴ
に供給することができる。これは、クロック信号φの変
化がＣ１，≧ＣＧなるギヤ・母シタＣ１を介してＭＯＳ
トランジスタＴに供給されるとともに従来用いられてい
たインバータにおける動作の遅れがないためである。
ジスタＴを介して伝達する信号の変化がヒユーズ回路の
接続点Ａに及ばず影響を低減できるだけでなく、上記ク
ロック信号φをほとんト遅延なくＭＯＳトランジスタＴ
に供給することができる。これは、クロック信号φの変
化がＣ１，≧ＣＧなるギヤ・母シタＣ１を介してＭＯＳ
トランジスタＴに供給されるとともに従来用いられてい
たインバータにおける動作の遅れがないためである。
さらに動作速度だけでなく、インバータを必要としない
ために、その分の消費軍１力も削減でき、まだ、ＣＭＯ
Ｓのインバータに比らべればギヤ・（シタＣ，は小さい
面積で形成することができることから素子の高乗積化に
も寄りできる。
ために、その分の消費軍１力も削減でき、まだ、ＣＭＯ
Ｓのインバータに比らべればギヤ・（シタＣ，は小さい
面積で形成することができることから素子の高乗積化に
も寄りできる。
なお、この場合も第５図に示すようにクロ。
り信号φとバイアス電圧■１ｌｆｒ：Ｏヒ一一−ズ回路
の逆の端子に与えても良いことは明らかで、さらに、ヒ
ユーズ回路に力える情けは、クロック信号とバイアス電
圧ＶＢとに限らず、適宜主回路の制御状態に応じた・千
ルス状信号を供給することができる。
の逆の端子に与えても良いことは明らかで、さらに、ヒ
ユーズ回路に力える情けは、クロック信号とバイアス電
圧ＶＢとに限らず、適宜主回路の制御状態に応じた・千
ルス状信号を供給することができる。
なお、上記実施例では、キャパシタＣ１Ｏ答量をＭＯＳ
トランジスタＴｃＩｒ−ト容量ＣＧ （通常数ｆＦか
ら数百ｆＦ ）よシも太き（・ＩＸものとしたが、Φヤ
パシタＣ１の容量は、上記ｒ−ト容量Ｃ。
トランジスタＴｃＩｒ−ト容量ＣＧ （通常数ｆＦか
ら数百ｆＦ ）よシも太き（・ＩＸものとしたが、Φヤ
パシタＣ１の容量は、上記ｒ−ト容量Ｃ。
よりも小さくてもある程度の効果は得られる。
しかしながら、ｑ′；ＣＧに設定した場合、半導体装置
によっては不充分な場合もある。ギヤノ９シタＣｔの容
量をＭＯＳ ）ランゾスタＴの）１に−１−＠量Ｃａの
２倍程度に設定すれは殆んどの仕様の半導体装置；゛に
おいて充分な幼芽が得られ、勿論２倍以上あればさらに
良い。この場合に例えば自ξ３ｘｃ、に設定したとして
も、従来のＣＭＯＳ構成のインバータが専有する素子面
積に比らべてギヤ・等シタＣ１の面積は小さくて済むも
のである。
によっては不充分な場合もある。ギヤノ９シタＣｔの容
量をＭＯＳ ）ランゾスタＴの）１に−１−＠量Ｃａの
２倍程度に設定すれは殆んどの仕様の半導体装置；゛に
おいて充分な幼芽が得られ、勿論２倍以上あればさらに
良い。この場合に例えば自ξ３ｘｃ、に設定したとして
も、従来のＣＭＯＳ構成のインバータが専有する素子面
積に比らべてギヤ・等シタＣ１の面積は小さくて済むも
のである。
以上のようにこの発明によれば、半導体４レツト十で広
い占有面積を占めるインバータを使用することなくトラ
ンスフアｆ−１の動作の安定化を図ることができるため
、集積密度および動作速度の向上と低消費電化を実現で
きる簡素な構成のプログラム可能スイッチ回路を提供す
ることができる。
い占有面積を占めるインバータを使用することなくトラ
ンスフアｆ−１の動作の安定化を図ることができるため
、集積密度および動作速度の向上と低消費電化を実現で
きる簡素な構成のプログラム可能スイッチ回路を提供す
ることができる。
第１図は従来のプログラム可能スイッチ回路を示す回路
図、第２図乃至第５図はそれぞれこの発明の一実施例を
示す回路図である。 Ｆ・・・ヒユーズ回路、ＲＬ・・・高抵抗素子、Ｃ１・
・・ギヤノ寄シタ、Ｔ・・・ＭＯＳ トランジスタ。 １３− 第１図 第３図 第４図 ？
図、第２図乃至第５図はそれぞれこの発明の一実施例を
示す回路図である。 Ｆ・・・ヒユーズ回路、ＲＬ・・・高抵抗素子、Ｃ１・
・・ギヤノ寄シタ、Ｔ・・・ＭＯＳ トランジスタ。 １３− 第１図 第３図 第４図 ？
Claims (4)
- （１）第１の電位源と第２の電位源との間に挿入された
ビーーズ素子と高抵抗素子との直列回路と、上記高抵抗
素子に並列に接続されたギヤ・９シタと、−」二記ヒー
ーーズ素子と高抵抗素子との直列接続点にｒ−ｈ電極が
接続されたＭＯｓトランジスタより成るトランスファ外
−１・素子とを具備することを特徴とするプログラム可
能スイッチ回路。 - （２） 上記キャパシタが、上記ＭＯ８）ランジスタ
のデートとドレイン、チャネルおよびソースとの間の全
静電容量値よりも大きい容量値を有することを特徴とす
る特許請求の範囲第１項記載のプログラム可能スイッチ
回路。 - （３）上記第１および第２の電位源が一定電位を与える
電位源であることを特徴とする特許請求の範囲第１項ま
たは第２項記載のプログラム可能スイッチ回路。 - （４） 上記第１および第２の電位源のうち少なくと
も一方が・卆ルス状の侶＋−３電位を与える電位源であ
ることを特徴とする特許請求の範囲第１項または第２項
記載のノログラム可能スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045455A JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045455A JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171318A true JPS59171318A (ja) | 1984-09-27 |
| JPH0437605B2 JPH0437605B2 (ja) | 1992-06-19 |
Family
ID=12719819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045455A Granted JPS59171318A (ja) | 1983-03-18 | 1983-03-18 | プログラム可能スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171318A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113400U (ja) * | 1984-06-23 | 1986-01-25 | 三菱電機株式会社 | 半導体プログラム回路 |
| JPS61210715A (ja) * | 1985-03-14 | 1986-09-18 | Omron Tateisi Electronics Co | 回路抵抗調整装置 |
| JPH03203895A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 冗長構造を持つ半導体メモリ装置 |
| US5319592A (en) * | 1992-11-25 | 1994-06-07 | Fujitsu Limited | Fuse-programming circuit |
| JPH07142970A (ja) * | 1993-11-19 | 1995-06-02 | Nec Corp | 入力回路 |
-
1983
- 1983-03-18 JP JP58045455A patent/JPS59171318A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113400U (ja) * | 1984-06-23 | 1986-01-25 | 三菱電機株式会社 | 半導体プログラム回路 |
| JPS61210715A (ja) * | 1985-03-14 | 1986-09-18 | Omron Tateisi Electronics Co | 回路抵抗調整装置 |
| JPH03203895A (ja) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | 冗長構造を持つ半導体メモリ装置 |
| US5319592A (en) * | 1992-11-25 | 1994-06-07 | Fujitsu Limited | Fuse-programming circuit |
| JPH07142970A (ja) * | 1993-11-19 | 1995-06-02 | Nec Corp | 入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0437605B2 (ja) | 1992-06-19 |
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