JPS5916429A - 外部の遠隔プログラミング装置によってプログラム可能な埋込み型受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術的分野 本発明は、植込まれた医療用デバイスの分野に関するも
のであシ、更に具体的に云うと遠隔地で発生したプログ
ラミング信号を受信するため、植込まれたデバイスとと
もに用いられる無線周波数受信機のための回路に関する
。

発明の背景 電子回路の超小型化が引きつづき行われていることに刺
激されて、遠隔地でプログラム可能な植込み型医療用デ
バイスが医師達の間でん気を得て受は入れられるように
なってきている。遠隔地でプログラム可能なベース゛メ
ーカは、植込んだ後に危険な手術を行わないでも調節で
きるその能力によって人気がでた種類のものである。遠
隔地でプログラムすることができる植込み型皮下組織刺
激装置もまた人気をえてｂるが、これはそれらの装置が
外科手術を行わなくても刺激モードおよびパラメータを
比較的しばしば調節して順応性などを与えることができ
るからである。

一般的に云って、遠隔地でプログラム可能な植込み型装
置は、遠隔地で発生した無線周波数プログラミング信号
を検出し変調するための受信機、および刺激発生回路を
制御するためその信号をデジタルインパルスに復号する
ための復号回路を含む。無線周波数受信の性質上必要で
あるため、受信機はデジタル回路に比べて適切な動作を
行うためによシ大きな電力を一般に必要とするアナログ
回路である。また、代表的な受信機は、遠隔地でプログ
ラム可能なデバイス以外の種々の発生源から発生するス
プリアス又は望ましくない無線周波数信号に対してきわ
めて敏感である。たとえその原因を明らかにすることは
できないとしても、これらのスプリアス信号は植込まれ
だデバイスによって妥当なプログラミング信号と間違わ
れ、植込まれた装置が望ましくない、そして多分危険な
動作をするようになる可能性がある。

これらの問題を解決するため、代表的な場合には植込み
現装置は、遠隔プログラミング動作の期間中に受信機を
選択的に付勢するため、磁気で作動するリードスイッチ
を含む。従って、受信機は遠隔プログラミング動作問で
植込まれたデバイスの限られた電力資源を節約するため
消勢されたままになっておシ、危険性をもつ可能性のあ
る無線周波数信号に応答しない状態にある。

磁気的に作動可能な機械的リードスイッチは上述した諸
問題を解決するのに効果的であるが、その使用に伴うい
くつかの欠点がある。例えば、リードスイッチは、一般
的に云って電子回路より信頼度の低い、又は故障しやす
い機械的デバイスである。従って、リードスイッチは、
遠隔地でプログラム可能な植込み型デバイスにおける“
最も弱いリンク”の典型である。また、植込み型デバイ
スの大きさおよび重量を減らそうとする試みは、小型化
がきわめて困難なことが証明されているリードスイッチ
に対する必要性によって妨げられている。更に、受信機
部分を付勢するためにリードスイッチを利用するために
は、遠隔プログラミングヘッドが実質的な（ｓｕｌ）ｓ
ｔａｎｔｉａｌ）磁石を含んでいる必要があｐ、このこ
とはその重量を更に増加する仁とになシ、従ってプログ
ラミング動作中のその位置ぎめを更に一層困難にする。

リードスイッチの上述した短所に答えて、本発明は、そ
の作動にリードスイッチを必要とせず、電力消費量が少
なく、スプリアス無線周波数信号による植込み型デバイ
スの誤プログラミングを効果的になくす受信機回路を提
供する。

受信機回路の信頼性を高め空間必要性を改善するのに加
えて、本発明は、余り重要でない機能、例えば植込み型
デバイスのための簡単なオン−オフ制御機能にリードス
イッチを用いるための道を開いている。同じオン−オフ
制御は普通のプログラミングによって達成できるので、
リードスイッチは医師のために追加の、又はバックアッ
プ制御を与え、又は患者が簡単な磁石を用いて植込まれ
たデバイスに対して限られた範囲の制御を行うことがで
きるようにするための手段を与える。植込まれたデバイ
スの機能不良が生命を脅かすおそれのある場合には、提
案されている磁石作動式オン−オフリードスイッチは、
デバイスの動作ヲ直ちに停止させることによって患者に
対し高度の安全性を与えることが意図されている。

発明の要約 本発明は、プログラム可能な型の植込み型デバイス内の
受信機を制御するための回路を提供する。

この回路は、植込まれたデバイスの受信機が間欠的に作
動されて遠隔地で発生したプログラミング信号を探査し
、プログラミング信号が受信機によって検出された場合
には少くとも１つの所定時間間隔の間受信機が継続的に
作動するようにするための手段を含む。本発明の１つの
側面によると、２つ以上のプログラミング信号からなる
遠隔地で発生したリセットコードに応答するリセット回
路は、受信機を更に所定の時間間隔の間継続的に作動さ
せるための手段を具えている。復号回路は受信機に接続
されていて、植込まれたデバイスの刺激出力回路を制御
するため、遠隔地で発生したプログラミングシーケンス
全デジタルインパルスに翻訳（変換）する。好ましい実
施例においては、復号回路は、入シブログラミング信号
をカウントするためのカウンタ、およびその正確さを検
査するためそのカウンタによって一部同期されている検
証回路（ｖｅｒｉｆｉｃａｔｉｏｎ　ｃｉｒｃｕｌｔ）
　ｋ含む。本発明のもう１つの側面によると、プログラ
ムされたデータは、植込まれた装填のメモリに永久的に
記録されるか、又は刺激出力制御回路に一時的に連結さ
れる。連結は、受信したプログラミングデータ全取消す
ために具えられているタイマ回路に対してリセットコー
ドを継続的に供給することによって維持してもよい。タ
イマ回路はグログシミングシーケンスの開始時にリセッ
トされ、固定メモリに転送されていないプログラミング
データを自動的に取消すための手段を提供する。従って
、本発明は機能的には磁気リードスイッチと同等であシ
、信頼性の点では磁気リードスイッチよシ優れている植
込み型デバイスの受信機を遠隔操作するための手段を提
供する。

発明の詳細説明 第１図は、本発明の好ましい実施例の概念ブロック図で
ある。第１図には、遠隔プログラミング装置１により発
生されるＲＦパルスを受信するための受信機４が示され
ている。受信されたパルスは変調され、復号／制御回路
６において使用可能なデジタルプログラミングデータに
復号される。受信機制御回路２は受信機４に接続されて
いて、受信機２を２つのモードのうちの１つのモードで
作動させる。第１モードにおいては、受信機４はストロ
ーブ（ｓｔｒｏｂｅ）される、即ち比較的短い時間の間
周期的に作動され、遠隔プログラミング装置１からの入
シブログラミングパルスに対して事実上一時的ではなく
殆んど完全に継続的な１監視”を行うようにする。好ま
しい実施例においては、受信機のデユティサイクルは１
％以下であるので、監視モードで動作中の受信機の電力
必要量は、植込み型デバイスに用いられている最新式の
（ｓｔａｔｅｏｆ　ｔｈｅ　ａｒｔ）電源又はバッテリ
によって定められる限度内にある。第２モードにおいて
は、受信機４はプログラミング装置１からの１起動（ｗ
ａｋｅ−ｕｐ）”パルスによって定位（ｓｔａｔｉｃ）
オン状態にラッチされる。受信機４は復号／制御回路６
およびプログラミング装置１から受信されるＲＦプログ
ラムパルスによって制御される時間の間オン状態にラッ
チされたま＼になっており、その後第１“監視（ｗａ−
ｔｃｈ）　”モードに戻る。従って、本発明は、プログ
ラミング動作問の比較的長い期間中の入りプログラムパ
ルス、およびプログラミング動作期間中密集した（ｃｌ
ｏｓｅｌｙ　ｇｒｏｕｐｅｄ）プログラミングパルスを
受信するため受信機４が定位オン状態にラッチされてい
る能動プログラミングモードに対して、受信機を周期的
にストローブすることによって本質的に連続的な監視を
行う。

第４図を参照すると、起動（ｗａｋｅ−ｕｐ）パルス１
４０およびその後の起動コードパルス１４１−１４３が
示されている。好ましい実施例では、パルス１４０の持
続時間は１０ミリ秒であるので、受信機ストローブパル
スのうちの少なくとも１つとｍ実に同期し、これらの受
信機ストローブパルスは好ましい実施例では４ミリ秒の
間隔で発生し、３０．５マイクロ秒の持続時間を有する
。起動パルス１４０とストローブパルスが同期すると受
信機４をオン状態にラッチし、起動パルスの残りの持続
時間を復号／制御回路６に伝えてデータレジスタ８に記
憶−ｔ−ル。

オン状態にラッチされると受信機４は受信したＲＦパル
スを復号／制御回路６に伝送し、　この回路６はデータ
レジスタ８の第１段、好ましい実施例では２２段の第１
段に接続されている。受信した入力パルス間の持続時間
に関するタイミング上の配慮を利用して、回路６はその
出力において論理高および低からなるプログラミングデ
ータを発生させ、このデータはレジスタ８にクロックさ
れる。

受信機４は、制御回路２がらリセット信号を受信するま
でオン状態のま＼になっており、制御回路２は復号／制
御回路６におけるリセットタイマおよび回路によって制
御される。

一連のパルス列１４０〜１４３はデジタル起動コード、
好ましい実施例では２進数１０１とともにレジスタ８の
最後の３段にロード（ｌｏａｄ）する。パルスカウント
が４（プログラミングビットカウント＝３）に等しいと
すると、リフレッシュ又はリセット信号が復号／制御回
路６および受信機制御回路２に伝送され、それによりそ
れらの回路は初期設定されてプログラミングデータパル
ス（その第１パルスはパルス１４４によって表わされて
いる）を受信し、刺激出力回路を制御する。このリフレ
ッシュ信号はまた制御回路６のタイマをリセットし、少
なくとも１つの所定時間間隔に対して能動受信モードを
与え、一連のＲＦプログラミングパルスが受信され復号
されるようにする。好ましい実施例では、パルス１４３
からパルス１４４まで３０ｍ５の遅延を与え、回路が正
しく初期設定するのに十分な時間を与える。

好ましい実施例では、プログラミングコードは３２ビツ
トシーケンスにてプログラマにょシ発生され、そのうち
の１４ビツトはプログラムデータであシ、そのうちの１
６ビツトはメモリおよび刺激出力回路の制御回路へのア
クセスを制御し、各シーケンスの最初の２ビツトはプロ
グラミング情報は含ｉｆプログラミング復号回路によＱ
無視される。

各シーケンスは、２４ビツトと８ビツトの２つの伝送ブ
ロックに分けられ、この８ビツトは、通常の場合、第１
ブロツクが全部クロックインされた後にレジスタ８の最
初の８段にある第１ブロツクのうち最後の８ビツトに取
って代るか又は置換する。

データの第１ブロツクの最後の８ビツトは、正しい場合
には最初の１６ビツト、即ちプログラムデータのウチの
１４ビツトをレジスタ８の最後の１４段にロックするア
クセスコードを含み、最初の２ビツトはレジスタ８から
シフトアウトされる。最後の１４段がラッチされると、
レジスタ８の最初の８段は、パリティ情報の８ビツトヲ
構成するプログラムパルスの第２ブロツクで再書込みさ
れる。もしパリティが正しければ、レジスタ８の最後の
１４段にあるデータはメモリに永久的に１・込まれるか
、又は出力回路１２の制御回路に一時的に連絡される。

実行される特定の動作は、ラッチされたプログラミング
データの最初の２ビツトのうちの１つによって制御され
る。

１４プログラミングビツトは、′値”　（ｖａｌｕｅ）
情報の８ビツトと１ルーチング″情報の６ビツトからな
る。ルーチング情報はどのプログラム可能なパラメータ
、例えばパルス速度（ｒａｔｅ）又は幅、どの値（ｖａ
ｌｕｅ）情報が割当てられるかについて刺激制御および
メモリ回路に命令する。

好ましい実施例では、送信機１４は、プログラムされた
データを植込まれた装置から遠隔プログラミング装置へ
伝送し、最近プログラムされたデータを検証し、メモリ
に記憶されている以前にプログラムされたデータ質問す
る。代表的な場合には、検証伝送（ｖｅｒｉｆｉｃａｔ
ｉｏｎ　ｔｒａｎｓｍｉｓｓｉｏｎ）は、３２ビツトの
プログラミングシーケンスの終シに実行されるが、各シ
ーケンスが３２ビツトからなる一連のプログラミングシ
ーケンスが完了するまでプログラミングデータによって
遅延させてもよい。

第２図Ａ、第２図Ｂおよび第２図Ｃは、本発明の電子回
路の動作に対応する流れ図である。流れ図の各ステップ
又はブロックは回路の特定の機能に対応し、一般的に云
って詳細な概略図における回路のセクション又はグルー
プによって確認できる。本発明の詳細な説明を助けるた
めに、第２図Ａ、第２図Ｂおよび第２図Ｃの流れ図は、
本発明の回路の一般的ブロック図を含む第３図Ａおよび
第３図Ｂと一緒に説明する。しかし、流れ図およびブロ
ック図は主として回路動作の説明を助けることを目的と
したものであシ、十分な又は完全な理解は詳細な概略図
に頼らずには不可能なことを理解すべきである。

流れ図全体を通じて、第２図Ｃにおいて示されているタ
イマ１および２が参照されている。一般的に云って、こ
れらのタイマはプログラミングセクション内へのプログ
ラミングデータの適当な流れについてチェックを行い、
誤りと思われる場合、又は誤りが実際に起きた場合、又
はプログラミング動作の終シにおいて種々の復号回路ラ
リセット又は再初期設定するための手段を与える。タイ
マ１およびタイマ２は第３図Ａのシーケンスタイマ６９
およびリフレッシュタイマ４０にそれぞれ対応する。流
れ図を参照すると、時間切れになるといづれのタイマも
一時的にプログラミングを取消し一プログラミング回路
をリセットすることが判るであろう。タイマ１が時間切
れになると、更に受信機ラッチをリセットし、受信機を
その１監視モードにもどす。機能的に云うと、タイマ１
、即ちシーケンスタイマ６９は、１つの３２ピツトグロ
グラミングシーケンスが発生するのに必要な時間に関連
した時間切れ期間を有する。このシーケンスが与えられ
た時間内に完了しないと、誤りが想定され、プログラミ
ング回路はリセットされる。タイマ２、即ちリフレッシ
ュタイマ４０は、タイマ１よυ長い時間切れ期間を有し
、その主要機能として受信機ラッチ信号のリセットを有
し、それにより受信機はプログラミング動作の終ルにそ
の゛監視”モードにもどされる。

第３図Ａにおいて、受信機および復号制御回路３４への
入力のための出力信号経路４２およびリフレッシュリセ
ット論理回路口への入力のための出力信号経路４３を有
するタイマ４０が示されている。信号経路４２は受信機
ラッチリセット信号をタイマ４０から受信機および復号
制御回路調へ伝送し、次にはこれが信号経路あ上で運ば
れる受信機（資）作動信号をリセットさせる。信号経路
４３はリフレッシュ回路６０ヲリセツトし刺激出力回路
に連絡される一時的プログラミングを取消し、論理回路
（イ）からの信号経路７７および７９を介してそれぞれ
とットカウンタ６１およびアクセス復号回路７５をリセ
ットする。

タイマ６９は、信号経路４５を通ってリフレッシュリセ
ット論理回路ωへタイマ４０と同様な接続をしているが
、タイマ４０と異なり受信機復号制御回路３４には接続
していない。

流れ図の第１ステツプ又はブロックは、第２図Ａの“開
始点”と表示されている入口点のすぐ下に見出される。

“パルスチェックタイマｉｔ−待て”と題されたこのブ
ロックは、遠隔プログラミング装置からのプログラミン
グパルスの入シヲモニタする本発明の回路、および本発
明の受信機ストローブ動作を行う回路に対応するか又は
それらの回路を表わす。

流れ図の第２のブロックによって示されているように、
最初の検出さ九たプログラミングパルスはタイマ１およ
び２を開始させ、受信機をオンにラッチする。一般的に
云って、第３図Ａの受信機および復号制御回路３４は、
最初の２つの上記の流れ図ステップに機能的に対応する
。受信機ストローブモードにおいては、制御回路３４は
受信機３０を周期的に作動させ、又は使用可能にする。

ストローブ信号が受信機におけるプログラミングパルス
と一致すると、そのプログラミングパルスはパルス整形
回路３２において使用可能なデジタル信号に変換され制
御回路Ｍに伝送され、次にその信号が経路３６奢介して
受信機を”オン”にラッチする。

この最初の信号はまた信号経路３７を介してタイマ４０
を開始させ、信号経路３９．ビットカウンタ６１および
信号経路６７を介してタイマ６９ヲ開始させる。

受信機３０がオン状態にラッチされると、その後のプロ
グラミングパルスはパルス整形回路３２および受信機お
よび復号制御回路Ｍを介してデータ１１０　＃−“１”
復号回路４８に送伝されるので、それらのパルスは種々
のプログラムレジスタに入力のため、使用可能なプログ
ラミングデータビットに復号される。′タイマ２をチェ
ックせよ“、′変調ルーチン”および１パルスカウント
−４７”からなる流れ図ループは、４に等しいパルスカ
ウントが検出されるまで記憶レジスタ内にプログラミン
グパルスを受信、変調、カウントおよびカウントする回
路に対応する。タイマ２が時間切れになる前に４に等し
いパルスカウントに達しない場合には、刺激出力回路の
制御入力へのプログラミングデータのいかなる一時的連
結も取消され、プログラミング復号回路はリセットされ
る。刺激出力回路の一時的又は永久的プログラミングは
、後述するプログラム制御回路によって与えられる。

第３図人および第３図Ｂにおいては、上述したプログラ
ムレジスタ、カウンタおよび制御回路に対応するブロッ
ク図の回路が示されている。アクセス／パリティレジス
タ５２、値記憶しジスタ閉およびパラメータ／値ルーチ
ングレジスタ銘は２２ピツトシフトレジスタを提供し、
アクセスゲート６４は回路５２からレジスタ６６および
藺へのデータビットの直列流れを制御する。レジスタ６
６および関はそれぞれ値およびルーチングプログラミン
グビットを受けとる。回路５２は信号経路刃ヲ介して復
号回路４８から直列データを受けとる。ビットカウンタ
６１は受信した各グログフパルスに応答して復号制御回
路調からの信号経路３９ヲ介して増分される。

上述したように、タイマ６９はリセット論理回路（イ）
ヘリセット信号を与え、次にこの信号がピットカウンタ
６１およびアクセス復号回路７５をリセットする。復号
回路７５は信号経路７６を介してパリティアクセス論理
回路８１に接続されている。プログラム制御論理回路８
２は主メモリ９２に接続され、また信号経路６２および
８０を介してリフレッシュリセット論理回路間およびパ
リティアクセス論理回路８１にそれぞれ接続されている
。プログラム制御論理回路８２は信号経路８５を介して
主メモリを制御するので、受けとられたプログラミング
データは、主メモリ９２に永久的に書込まれるか、又は
一時的に取消されるか又はメモリ９２ヲ介して連結され
、限られた時間の間刺激出力回路９４を制御し、データ
全永久的にメモリ９２に喪込む代わシに、又は書込む前
にオペレータ、通常は医師が出力回路に対するプログラ
ミングデータの影響をモニタすることができるようにす
る。

タイマ２の時間切れ以前にピットカウンタ６１のパルス
カウントが４（ビットカウント＝３）に達すると、回路
実行は、判断ブロック”リフレッシュコードは妥当か？
”に続く。妥当なリフレッシュコードが受けとられレジ
スタ５２の最初の３段に正しくクロックされると、それ
を示す出力は、信号経路５６上にアクセス論理回路によ
り発生され、ピットカウンタ６１から経路５９ヲ介する
パルスカウント＝４信号とともにリフレッシュ復号回路
５８へ入力される。これらの信号は、リフレッシュデコ
ード回路５８が信号経路５７上にリセット信号を発生さ
せ、リフレッシュリセット論理回路（イ）に入力される
。それに応答して論理回路６０は、タイマ４０　’ｉミ
リセットるためのリセット信号を信号経路６２上に発生
させ、信号経路７７ヲ介するピットカウンタ６１へのリ
セット信号を発生させる。ピットカウンタ６１ｔ−リセ
ットすると（０に等しいパルスカウントに対し）、更に
タイマ６９が信号経路６７を介してリセットされる。従
って、妥当なリフレッシュコードおよびパルスカウント
＝４信号が発生すると、第２図Ｃの入口点４のすぐ下に
見出される判断ブロックに示されているように、タイマ
４０．タイマ６９およびピットカウンタ６１がリセット
される。同様に流れ図に示されているように、次には回
路実行が追加のプログラミングデータを予期して開始点
において再び開始される。

妥当なリフレッシュコードがパルスカウント＝４信号と
同時に発生しない場合には、回路実行は、“タイマ２′
ｆ：チェックせよ”、″′復調ルーチン”。

頓パルスカウント≧２４７”および”アクセスは正しい
か？”からなるループへ続く。回路実行は下記の２つの
状況のうちのいづれの場合にもこのループに達する。第
１の状況では、妥当なリフレッシュコードが以前に受け
とられていて回路実行が開始入口点からすでに再開され
ているので、パルスカウント４は３２ビツトプログラミ
ングシーケンスの最初の３ビツトがすでに受けとられて
いることを示す。定義によシ、妥当なプログラミングシ
ーケンスの最初の３ビツトは２進数１０１リフレツシユ
コートではあシえないので、回路実行は判断ブロック１
リフレツシユコードは妥当が？”の１ノー’　（ｎｏ）
ブランチを通って続く。第２の状況では、タイマをリセ
ットしプログラミングシーケンスのために初期設定する
のに必要なリフレッシュコードは以前に受けとられてい
ないので、タイマ６９（タイマ２）はプログラミングシ
ーケンス全部を受けとる前に時間切れになり、その結果
一時的プログラミングは取消され、プログラミング回路
はリセットされる。第２図Ｃに示されているように、回
路実行は次に再び開始点に進み、回路はリセットモード
又は初期設定されたモードにある。

再び第１の状況、即ち妥当なプログラミングデータが受
けとられつつある状況に戻ると、データの復調およびク
ロッキングは、２４より大きい、又は２４に等しい）く
ルスカウントがビットカウンタ６１によって検出される
までは、正常な状況の下で継続される。第３図Ｂに示さ
れているように、データビットはレジスタ５２．アクセ
スゲート６４を介して値記憶レジスタ６６およびパラメ
ータ値ルーチングレジスタ簡にクロックされる。レジス
タ５２　、５６および６８のためのクロッキング信号は
、受信機および復号制御回路あの出力がら信号経路５４
を介して伝送される。カウントが２４より大きいが、又
は２４に等しいと、ビットカウンタ６１けレジスタ５２
内にあるコードに対するチェックを信号経路７２を介し
て開始する。信号経路７ｏはレジスタ５１の論理アレー
に接続されておシ、このアレーは所定のアクセスコード
がレジスタ５２の８段に存在する場合にはアクセス信号
を発生させる。パルスカウントが２４よシ大きいが、又
は２４に等しく、アクセス信号が発生すると、アクセス
復号回路７５は、信号経路７６上ニアクセスラッチド信
号を発生させアクセスゲート６４に入力させる。その後
はアクセスゲートがプログラム制御論理回路８２がらの
信号経路４９を介してリセットされるか又は開かれるま
では、それ以上のデータは値記憶レジスタ６６又はパラ
メータ／値ルーチングレジスタ６８にクロックさたない
。

信号経路７６は後述する理由によシパリテイアクセス論
理回路８１にも接続されている。もう１つの信号がアク
セス復号回路７５によって発生され信号経路７３を介し
てビットカウンタ６エに入力する。この信号は、ビット
カウンタ６１　’ｅ　２４のパルスカウント値において
セットされるようにするが、これは回路実行の適当な続
行のために必要である。代表的な場合にはアクセスコー
ドは最後の起動パルスの終了後に第２４番目のビットに
受けとられるか、成る場合にはスプリアス干渉ピッ）　
（ｉｎｔｅｒｖｅｎｉｎｇｂｔｔ）　　が起動パルスの
後に、しかし３２ビツトプログラミングシーケンスの第
１パルスの前に起きることがあることが観察される。こ
れらの干渉ビットヒ、モしアクセスコード以前に到着す
る１６ビツトが正確であれば問題にはならない。という
訳は、干渉ビットはレジスタ６８の最後の段からシフト
アウトされるからである。

Ｍ２図人の入口点５から続く第２図Ｂの入口点に示され
ているように、上述した回路動作は、゛アクセスをラッ
チしパルスカラントラ２４にリセットせよ”と表示され
ている最初の判断ブロックに示されている。次の回路実
行ループは１タイマ２全チエツクせよＩＩ　、　１１復
調ルーチン＃および“パルスカウント＝３２７　”のブ
ロックからなる。このループにおいては、パリティ情報
の終シの８ピツトが受けとられ、復調され、レジスタ５
２にクロックされる。正常な場合には、タイマ２はこれ
らのビットがクロックされる前には時間切れにならない
が、プログラミングシーケンスが途切れたり、又はその
シーケンスに予期しなかった遅れが生じたシすると、上
述したリセットおよび取り消し動作が実行される。３２
に等しいパルスカウントがビットカウンタ６１によって
検出されると、出力信号が信号経路６５上に発生しパリ
ティアクセス論理回路に入力する。

頓パリティは正しいか？″の判断ブロックはパリティア
クセス論理回路８１の機能に対応する。３２に等しいパ
ルスカウント信号およびアクセスラッチ信号の両方がそ
れぞれ信号経路６５および７６上に存在する場合には、
パリティアクセス論理回路８１は信号経路５５上にパリ
ティ論理回路５３によシ発生された信号に応答する。パ
リティ論理回路５３はデータバスを介してレジスタおよ
び論理回路５２．値記憶レジスタ６６およびパラメータ
／値ルーチングレジスタ６８に接続されている。論理回
路５３が正しいパリティが受けとられたと判断すると、
信号経路５５上のパリティ信号はパリティアクセス論理
回路８１が信号経路８０上にパリティ修正（ｃｏｒｒｅ
ｃｔ）信号を発生させプログラム制御論理回路８２に入
力させる。パリティが正しくない場合には、回路実行は
１一時的プログラミングを取フ消せ”ブロックを介して
続行され、出口点３を出て第２図Ｃの“メモリ内容を伝
送せよ”ブロックに入る。“メモリ内容を伝送せよ”信
号は信号経路８７會介してプログラム制御論理回路８２
が発生させ、これによって送信機９１はメモリの内容又
は一時的データを遠隔プログラミング装置へ伝送して戻
す。この伝送後、回路実行は゛プログラミング回路およ
びタイマ１および２金リセツトせよ″ブロックを介して
続行され開始点に戻る。

パリティが正しい場合には、プログラム制御論理回路８
２は値記憶レジスタ６６およびパラメータ／値ルーチン
グレジスタ６８内のデータを並列方式で対応する値バッ
ファ９３オよびパラメータ／値ルーチングバツファ９５
に転送させる。バッファ９３および９５はプログラム制
御論理回路８２および信号経路８５により与えられてい
るように主メモリ９２に対し選択的に接続可能である。

ブログラノ・制御論理回路８２は、１／ジスタロ８の最
後の２段にあるプログラミングビットに信号経路８４お
よび８６ヲ介して応答し、主メモリに永久的書込みを行
うか、又は主メモリ全弁する刺激出力回路９４へのデー
タのプログラミングを一時的に取消す。永久的書込み又
は一時的プログラム１込みに対する制御は、プログラム
制御論理回路８２とメモリ９２との開に接続されている
信号経路８５によって行われる。２つの可能な動作モー
ドが、“一時的入力を使用可能にせよ”および１固定メ
モリに書込め″と表示されたブロックによって流れ図に
示されている。そのいづれかの動作の後に、プログラム
実行は第２１１Ｃの入口点へ続き、更に“最後のプログ
ラムシーケンスか？”と表示されている判断ブロックへ
と続く。

メモリ内容を遠隔プログラミング装置へ伝送して戻すこ
とを実行する判断は、信号経路８４および８６上にある
信号に応答してプログラム制御論理回路８２によって行
われ、これらの信号経路８１および８６は上述したよう
にパラメータ／値ルーチングレジスタ６８の最後の２段
に接続されている。一連のプログラムシーケンス、又は
永久的又は一時的に書込む指示は各プログラムシーケン
スの第３および第４ビツトに埋込まれたプログラムデー
タ全弁してプログラム制御論理回路８２に示される。遠
隔装置に伝送して戻すことが所望される場合には、制御
論理／送信機９１がプログラム制御論理回路８２からの
信号経路８７ヲ介して作動されろ。好ましい実施例にお
いては、復号回路の初期設定に十分な時間を与えるため
プログラミングシーケンス間に３０　ｍｓの遅延を用い
ている。

プログラミング動作が完了すると、受信機はタイマ２．
即ちリフレッシュタイマ４０によってその時間切れ間隔
の終シに１監視”モードに戻される。

それとは逆にもし一時的ブログ２ミングの維持が求めら
れる一方で刺激出力がモニタされるか、又は追加のプロ
グラミングが意図されるならば、受信機はオン状態に維
持され、出力刺激回路の制御回路への一時的プログラミ
ングの連結は、シーケンスタイマ６９が時間切れになる
の全防止するのに十分な間隔で連続的リフレッシュコー
ドシーケンスを与えることによって維持される。

第５図〜第９図は、本発明の電子回路の詳細な概略図を
含む。第５図〜第８図の各々は２枚、即ちＡおよびＢに
含む。読者の便宜上これらの図のＡおよびＢは、明細書
を読む場合に相互接続線の位置を判りやすくするために
整列されである。更に理解を助けるものとして、番号の
異なる図の間の相互接続線はアルファベットで表示しで
あるので、各図のＡおよびＢ紙間の相互接続線と容易に
区別できる。種々の図を相互接続している各線又は導線
は表示されているが、表示の一部は回路の適当な相互接
続を示すことのみを目的としておシ、特定の線又は導線
は明細書において具体的に識別又は列挙されているもの
ではないことが理解されるであろう。

また、種々の部品のための電源および大地接続は明確を
期するため概略図から省かれているが、それらの接続は
技術上周知のいかなる従来の設計のものでもよいことが
理解されるであろう。

第５図へ第９図の下記の説明は、対応する詳細なブロッ
ク図である第３図Ａおよび第３図Ｂを参照して行われる
。第５図を参照すると、受信機回路からの入力を有する
回路１００が示されている。

受信機回路は選択的作動を行う設計のものであって、遠
隔地で発生したＲＦ倍信号受信し増幅することができる
ものでよいので、それらは本発明のデジタル回路との間
のインタフェースをとっている。

回路１００は詳細なブロック図のパルス整形回路３２に
対応する。回路１００の出力はノアゲート１０４に印加
され、その補数はフリップフロップ１０２の入力に印加
される。５ＬＣＫおよびｘｏｓｃ信号はそれぞれゲート
１０６および１３４に印加される。詳細なブロック図で
は、５ＬＣＫ信号発生器は受信機および復号制御回路３
４に組み込まれている。５ＬＣＫ信号は、フリップフロ
ップ１０２がリセット状態にある場合にはノアゲート１
０６および導線ｃｉ介して周期的に受信機をクロック又
はストローブする。導線Ｃは詳細なブロック図における
信号経路３６に類似している。

詳細なブロック図に関連して上述したように、受信機に
おける遠隔地発生プログラムパルスおよび受信機作動ス
トローブ信号の発生はフリップフロップ１０２およびノ
アゲート１０６によって与えられるように受信機を能動
状態に保つ。フリップフロップ１０２のリセット状態は
導線ｐに接続されており、この導線ｐは詳細なブロック
図の信号経路４２に類似している。

フリップフロップがセットされると、パルスはノアゲー
）　１０４　’ｉｉ介し、導線１１４オよび１１２ヲ介
してデータ復号回路１３５のフリップフロップ１１０へ
供給される。データ復号回路１３５はブロック４８によ
って詳細なブロック図に表わされており、ノアゲート１
０４はｘｏｓｃ信号発生器を含むデータ復号クロック４
４によって表わされている。回路１３５はフリップフロ
ップ１３０〜１３２、フリップフロップ１１０　、１１
３　、１１５　、１１７および１１９、および関連ゲー
トおよびそのインバータを含む。受信機が能動モードに
保たれている場合には、復調クロック信号ｘｏｓｃがナ
ンドゲー）　１３４　ｉ通って供給され、フリップフロ
ップ１３０に入力される。ｘｏｓｃは２４４マイクロ秒
周期を有する信号に分割され、この信号はフリップフロ
ップ１３２の４出力からフリップフロップ１１３および
１１５のクロツナキング入力に伝送される。それに応答
してフリップフロップ１１３はリセット信号を発生させ
フリップフロップ１１５　、１１７および１１９に入力
させる。技術上周知のタイミング機構を用いて、入υプ
ログラムパルスはそれらのパルス間の遅延によって復号
さ。

れ、インバータを介して導線１３３に接続されているフ
リップフロップ１１９のＱ出力においてＯＩ′又は′１
”九−夕を発生させる。フリップフロップ１３０−１３
２および１１３のリセット入力は、ＦＯＲ（パワー・オ
ン・リセット）と表示された導線に接続されている。パ
ワー・オン・リセット信号は植込まれたデバイスの回路
のパワーアップ期間中に１度発生し、ＰＯＲ導線に接続
された上述の回路および種々のその他の回路をデバイス
の電子装置の適切な動作に必要な既知の状態に初期設定
する機能をする。

ちょっとの間第４図を参照すると、本発明の好ましい実
施例では、″１′データビットは約２．２ミリ秒の遠隔
地発生プログラミングパルス間の遅延に対応し、一方″
′０”データビットは約９００マイクロ秒より短い、又
はそれに等しい遅延に対応することが判る。また、デー
タビットはその後のパルス金堂けとるとプログラムレジ
スタにクロックされることが判る。再び第５図を参照す
ると、これらのクロッキング信号は、詳細なブロック図
のレジスタ５′／！に機能が似ているフリップフロップ
１２０−１２８からなる８段レジスタのクロッキング入
力へ導線１１２および１１４上を伝送され、導＋ｉｌ　
１３４および導線１１２および１１４はそれぞれ信号経
路刃および５４に類似している。

ナントゲート１５０およびその対応する入力および出力
は、詳細なブロック図の論理回路５１により機能的に表
わされている。ナントゲート１５０の出力は、詳細なブ
ロック図の信号経路５６に対応する導線ｆに接続され、
第６図Ｂのノアゲー）　２０２に制御信号を与える。

詳細なブロック図のリフレッシュタイマ４０の詳細な回
路図は第６図Ａに見出され、フリップフロップ２３０〜
２３２ｔ−含む。好ましい実施例では、導線ｎ上のフリ
ップフロップ２３０用のクロッキング信号は自走（ｆｒ
ｅｅ　ｒｕｎｎｉｎｇ）　してお９．６２．５ミリ秒周
期を有する。明確を期するため、クロック発生器は詳細
な回路図に示してないが、これはその発生器が技術上周
知の標準的な方形波発生器であるからである。

出力導線ｐはフリップフロップ２３２のＱ出力に接続さ
れ、第５図Ａの入力ラッチフリップフロツブ１０２にリ
セット信号を与える。フリップフロップ２１０および２
１２は詳細なブロック図のシーケンスタイマ６９に機能
的に類似している。これらのフリップフロップは、６２
．５　ｍｓクロックにより制御される時間間隔の終了前
にリセットされていない場合には、その時間間隔後に第
８図Ａのナンドゲ−）　３４５の１人力に接続している
導線０上に時間切れ信号を発生させる。フリップフロッ
プ１８１−１８５の４出力に接続されているナントゲー
ト１８７および２２０はノアゲート２１８と協力してフ
リップフロップ２１０および２１２のリセット入力を制
御する。フリップフロップ１８１−１８５は詳細なブロ
ック図において参照数字６１によって識別されているビ
ットカウンタを含む。フリップフロップ１８１゜１８２
　、１８４および１８５の４出力はナントゲート２０４
の入力に接続される。ナンドゲー）　２０４の出力は導
線２０６に接続され、この導線はノアゲート２０２の入
力に接続されている。ナントゲート２０２の上方の出力
は導９２０８　？介してフリップフロップ１８３のｄ出
力に接続され、下方の入力は導線ｇに接続されている。

フリップフロップ１６２およびゲート２０２および２０
４は詳細なブロック図のリフレッシュ復号論理回路５８
に機能的に類似している。４に等しいパルスカウントが
ビットカウンタフリップフロップ１８１−１８５に存在
し２進数１０１リフレツシユコードがナントゲート１５
０によって検出されると、ノアゲート２０２はリフレッ
シュ信号を発生させフリップフロップ１６３に入力させ
る。それによシフリップフロップ１６３はクロックされ
ると導、１！ｍ上にリフレッシュリセット信号全発生さ
せる。

導線ｍは詳細なブロック図の信号経路５７に類似してい
る。導線ｍは第８図Ａのナントゲート３１０の入力に接
続されている。

ゲート１６２および１６４およびフリップ７０ツフ。

１６０および１６１およびそれらの関連イン、＜−夕は
機能上詳細なブロック図のアクセス復号論理１回路７５
に類似する。ノアゲート１６２の上方の入力はナントゲ
ート１６８の出力に対応する。ナントゲート１６８の入
力は導線１９０および１９２ヲ介してビットカウンタ１
８０の最後の２段に接続さし、ノ（ルスカウン）＞２［
−表わす信号を発生させる。オアゲート１６２は他の３
人力ヲ有する。入力溝ｆ＃ｇおよびｈは第５図Ｂのナン
トゲート１４５および１５０から接続され、これらのゲ
ートはフリップフロップ１２０〜１２２および１２４〜
１２７にある情報の８ビツト又はバイトを復号する。入
力導線ｌはフリップフロップ１２３の出力に接続されて
いる。適当なアクセスバイトがフリップフロップ１２０
−１２７に存在し、パルスカウントがナントゲート１６
８によって示される２４になると、オアゲート１６２の
出力は論理低状態になる。フリップフロップがリセット
状態にあるとすると、ナントゲート１６４は論理高に移
ることによってゲート１６２に応答し、これは導線ｊを
介してフリップフロップ１６０金クロツクさせる。

フリップフロップ１６１は、導線１９３ヲ介してフリッ
プフロップ１８４ヲセツトしナントゲート１９８および
導線１９６ヲ介してフリップフロップ１８１−１８３を
リセットすることによってフリップフロップ１６０に応
答スる。フリップフロップ１６０により導線ｅ上に発生
した論理高信号は第５図Ｂのノアゲート１７０に伝送さ
れ、それによって導線１１２からのそれ以上のクロッキ
ング信号が導線ｚを介して第７図Ａのフリップフロップ
５００〜５０７のクロッキング入力に伝わることができ
ないようにする。フリップフロップ１６０およびフリッ
プフロッグ１８１〜１８５のリセット入力は、第８図Ａ
に示されているノアゲート３４６の出力に接続されてい
る導線に＝ｉ介して更に制御される。ノアゲート３４６
の１つの機能ハ、リフレッシュタイマフリップフロップ
２３０〜２３２の時間切れが起きるとアクセスラッチフ
リップフロップ１６０およびビットカウンタフリップフ
ロップ１８１〜１８５ヘリセツト信号を与えることであ
る。一般的に云うと、ゲート３１０および３４４〜３４
６は詳細なブロック図においてリフレッシュリセット論
理回路ωによって機能的に表わされておフ、ノアゲート
１７０はアクセスゲート６４によって機能的に表わされ
ており、導線ｅは、アクセスゲート６４の信号経路７６
に機能的に対応する。

詳細なブロック図においてそれぞれの参照数字５３およ
び８１によって識別されているパリティ論理回路および
パリティアクセス論理回路は第８図および第９図に見出
される。第８図において、フリップフロップ３５０およ
びゲー）　３５２　、３５４および３５８はパリティア
クセス論理回路を含む。フリップフロップ３５０は導線
ａｒｋ介してビットカウンタフリップフロップ１８５の
最後の汐によってクロックされる。このクロッキングは
パルスカウントが３２に等しい時に起きる。フリップフ
ロップ３５０のＱ出力およびζ出力はそれぞれナントゲ
ート３５４の下方の入力およびノアゲート３５８の上方
の入力に接続されている。ゲート３５４および３５８の
もう−１の入力はナントゲート３５２の出力に接続され
ている。ナントゲート３５２の上方の入力は導線ｇに接
続され、この導線は第９図のパリティ論理回路４００の
ノアゲート４１０の出力に接続されている。

ハリティ論理回路４００の入力は第７図のフリップフロ
ップ５００〜５１３の出力およびフリップフロップ１２
０〜１２７の出力から由来する。この配置は詳細なブロ
ック図に示されている配置に対応する。

導線ｔは詳細なブロック図のパリティ論理回路５３の出
力信号経路５５に対応する。

ナントゲート３５２の下方の入力は導線ｅに接続され、
この導線はアクセス論理回路１５４のフリップフロップ
１６０出力に接続されている。ナンドゲ−）　３５４お
よびノアゲート３５８の出力にそれぞれ接続している導
線３５６および３６０はフリップフロップ３３１および
３３２のそれぞれの人力に接続されている。適轟なパリ
ティが存在するかどうかによって、フリップフロップ３
３１および３３２は誤りリセット信号又はアクセプト信
号をそれぞれ発生させる。いづれの場合にもフリップフ
ロッグ３５０はナントゲート３４４ｔ−介してリセット
され、このゲートは導線３４０および３６２會介してそ
れぞれフリップフロップ３３１および３３２に接続され
ている。

アクセスが正しい場合には、フリップフロップ３３２は
そのＱ出力に論理０を発生させ、これは今度は導！ｓａ
ａに接続され、この導線ａａはフリップフロップ３３３
のＤ入力およびフリップフロップ３３４および３３５の
クロッキング入力に接続されている。

プログラムデータを出力制御回路に一時的に連結させる
か、又はデータをメモリに永久的に書込むかの判断はナ
ントゲート３８２によって行われる。

ナントゲート３８２の上方の入力はフリップフロップ３
３５のζ出力に接続され、下方の入力はフリップフロッ
プ３３３のＱ出力に接続されている。フリップフロップ
３３５のＤ入力は導線ａｇを介してフリップフロップ５
１２の出力に接続されている。フリップフロップ５１２
の論理状態は一時的言込みが起享 きるのか、又は永久的書込み起きるのかを決定する。フ
リップフロップ３３５のζ出力は送信機の制御回路に接
続されている。ナントゲート３８２の出力は反転され、
導線Ｗに接続され、この導線Ｗは第７図Ｂのメモリ制御
論理回路６５０に接続されている。第８図Ａにおいて、
フリップフロップ３９４および３９５、および関連ゲー
トおよびそれらのインバータはパワーオン回路からのノ
（ワーオン信号に応答して上述したＦＯＲ信号を発生さ
せる。一般的に云って、第８図Ａおよび第８図Ｂの回路
は詳細なブロック図のプログラム制御論理回路８２によ
つて機能的に表わされている。

プログラミングシーケンスの後における遠隔プログラマ
への植込まれだ装置による伝送はフリップフロップ５１
３によって制御され、このフリップフロップの論理状態
は更に３２ビツトプログラミングシーケンスがすぐに来
ようとしているかどうかを決定する。フリップフロップ
５１３は導線ａｅを介シテフリツプフロツプ３３４のｄ
入力に接続されている。フリップフロップ３３４の出力
はノアゲート３８４の上方の入力に接続されている。ノ
アゲート３８４の中央の入力はノアゲート３８０の出力
に接続されており、このゲート３８０はフリップフロッ
プ３３３のＱ出力およびフリップフロップ３３１の６出
力から入力を得る。正しいパイティが存在する場合には
、ノアグー）　３８０はノアゲート３８４へ論理０を送
る。ノアゲート３８４の一番下の入力はフリップフロッ
プ３９２のＱ出力から得られる。フリップフロップ３９
１〜３９３およびそれらの関連ゲートからなる遠隔計測
制御回路はナントゲート３９６を介して遠隔伝送（ｔｅ
ｌｅｔｒａｎｓｍｌｓｓｉｏｎｓ）の実行を制御する。

送信機３９７のメモリ回路６００への接続はい示されて
いないが、これはこれらの回路の動作が本発明の範囲外
にあるからである。フリップフロップ３９２のσ出力は
フリップフロッグ３９１および３９３のリセット入力に
接続され第５図Ａのナントゲート１３７に入っている。

遠隔計測伝送の期間中ナントゲート１３７はフリップフ
ロップｌｌｏをリセット状態に保ち、それにょシ伝送さ
れた信号が復号回路１３５へ伝わらないようにする。

第７図において、フリップ７０ツブ５００〜５０７およ
び５０８〜５１３は、詳細なブロック図の値記憶レジス
タ６およびパラメータ／値ルーチングレジー　スタ簡に
それぞれ対応する。フリップフロップ５２０〜５２７お
よびフリップフロップ５４０〜５４３は同じく詳細なブ
ロック図の値バッファ９３およびパラメータ／値ルーチ
ングバッファ９５にそれぞれ対応する。プログラミング
シーケンスの期間中に、データは第５図Ｂのフリップフ
ロップのＱａｌ刀かう導Ｍｙを介してフリップフロップ
５００のＤ入力にクロックされる。ノアグー）　１７０
が使用可能（ｅｎａｂｌｅ）になっていると、即ちアク
セスがラッチされていないと、データは直列でフリップ
フロップ５０７へ伝えられ、導線５３０を介してフリッ
プフロップ５０８に伝えられる。フリップフロップ５０
８〜５１３はフリップフロップ５００〜５０７と同じ信
号でクロックされ、クロッキング信号は導線５３２およ
び５３４を介して伝送される。゛プログ２ミングシーケ
ンスの後に、そして適当なパリティが達成されると、バ
ッファフリップフロップ５２０〜５２７および５４０〜
５４３は導線ａａおよびその対応する導線５５０を介し
てクロックされる。導線ａａは第８図Ｂの７リツプフロ
ツプ３３２の互出力から由来する。上述したように、フ
リップフロップ３３２は、グー）　３５２．３５４およ
び３５８およびフリップフロップ３５０からなる論理回
路に応答してアクセプトデータ信号を発生させる。バッ
ファフリップフロップ５２０〜５２７の出力はメモリ／
固定および一時的６００に接続されている。メモリ６０
０はメモリ制御論理回路６５０によって制御されるが、
明確を期するため接続は図に示されていないことが理解
されるであろう。

詳細な概略図の回路のレイアウトおよび動作の一般的説
明が上記の文章に述べられている。それ以上の詳細は詳
細な概略図を調べ、その他の図および対応する文章を参
照することによって知ることができる。

種々のその他の回路設計が本発明の動作構成を達成しう
るものと考えられる。従って、本発明は詳細な概略図に
示した特定の実施例に限定されるものではなく、より一
般的なブロック図に関連して述べられている精神および
範囲内にあるすべての同等の設計を含むものと理解すべ
きである。更に、本発明は植込み型デバイスにおいて具
体化されることが好ましいが、本発明は上述したのと同
じ利点を与えるため植込み型でない他のデバイスに用い
ることも考えられる。

以下本発明の実施の態様を列記する。

１、　受信機を継続的に作動させるための前記手段は、
受信機によシ検出された１つ以上のプログラミング信号
に応答する一方で受信機を少なくとももう１つの所定時
間間隔の間継続的に作動させるために継続的に作動され
るリセット手段を更に含む特許請求の範囲第１項による
回路。

２　受信機を間欠的に作動させ、遠隔発生プログラミン
グ信号を監視させるための手段と、受信機が間欠的に作
動している間受信機がプログラミング信号を検出した場
合、受信機を所定の時間間隔の間継続的に作動させるた
めの手段と、を含む プログラム可能な型の植込まれたデバイス内の受信機を
制御する回路。　　　　　　　＼１　受信機を継続的に
作動させるたユの前記手段が、受信機が検出した２つ以
上のプログラミング信号に応答する一方で受信機を少な
くとももう１つの所定時間間隔の間継続的に作動させる
ために継続的に作動されるリセット手段を更に含む特許
請求の範囲第２項による回路。

本　前記間欠的作動が周期的であシ、周期レートが４ミ
リ秒であり、間欠的作動の動作周期が３０．５マイクロ
秒である前記第２項による回路。

＆　受信機を短いデユティサイクルで反復して動作させ
、受信機が遠隔地で発生したプログラミング信号を間欠
的に監視できるようにするための手段と、 受信機に接続され、受信機が検出した第１プログラミン
グ信号に応答し、限られた時間間隔の間受信機を作動さ
れた状態に保持するための手段とを含む、 プログラム可能な型の植込まれたデバイス内の受信機を
制御する回路。

６、　反復作動が周期的であｐ１周期レートが４ミリ秒
でアリ、動作周期が３０．５マイクロ秒である第５項に
よる回路。

７、受信機を作動状態に保持するための手段が、受信機
が検出した２つ以上のプログラミング信号に応答する一
方で、前記受信機を前記の限定された時間間−隔を超え
て作動された状態に保持するため前記作動された状態に
保持されるリセット手段を更に含む前記第５項記載の回
路。

＆　受信機を短いデユティサイクルで反復して動作させ
、受信機が遠隔地で発生したプログラミング信号を間欠
的に監視できるようにするための手段と、 受信機に接続され、受信機により検出された第１プログ
ラミングに応答して、所定の時間間隔の開作動された状
態に保持するための手段と、受信機により検出されたリ
セットコードを含む１つ以上のプログラミング信号に応
答する一方で、もう１つの所定時間間隔の間前記ラッチ
ング手段をして受信機を作動された状態に保持させるた
め前記作動された状態に保持されるリセット手段とを含
む、 プログラム可能な型の植込まれたデバイス内の受信機を
制御するための回路。

９、　前記リセット手段は、受信したプログラミング信
号を保持するためのシフトレジスタ、およびシフトレジ
スタ内におけるリセットコードの存在を決定するためそ
こに接続された選択的に作動される論理回路を具える前
記第８項による回路。

１０、前記リセット手段は、所定のプログラム信号カウ
ントに達した場合に前記復号論理回路を作動させるため
のビットカウンタを具える前記第９項による回路。

１１、前記ラッチング手段は、前記所定の時間間隔を計
時するため前記第１信号によって開始されるタイマを含
む第８項による回路。

１２、前記ラッチング手段は、前記第１所定時間間隔を
計時するため前記第１信号によって開始されるタイマを
含む特許請求の範囲第２項による回路。

１３、前記ラッチング手段は、前記第１信号によってセ
ットされ、前記第１所定時間間隔の終りに前記タイマに
よってリセットされるフリップフロップを含む前記第１
２項による回路。

１４、前記リセット手段は、受信したプログラミング信
号を保持するためのシフトレジスタ、およびシフトレジ
スタ内のリセットコードの存在を決定するためそこへ接
続された論理回路を含む特許請求の範囲第２項による回
路。

１５、前記復刊論理回路（は、所定のプログラム信号カ
ウントに達した時に前記カウンティング手段によって作
動される前記第１４項による回路。

１６．ａ、　　受信機を間欠的に作動させて、遠隔地発
生プログラミング信号を前記発生器に監視させるステッ
プと、 ｂ、受信機が間欠的に作動されている際に受信機が少な
くとも１つのプログラミング信号全検出した場合には所
定の時間間隔の間受信機を継続的に作動させるステップ
とを含む、 プログラム可能な型の植込まれたデバイスにおいて受信
機を制御するための方法。

【図面の簡単な説明】

第１図は、本発明の概念ブロック図である。 第２図Ａ、第２図Ｂおよび第２図Ｃは、本発明の回路動
作の流れ図である。 第３図Ａおよび第３図Ｂは、本発明の電子回路の詳細な
ブロック図である。 第４図は、本発明によって用いられるＲＦプログラミン
グ信号のグラフである。 第５図Ａ、第５図Ｂ、第６図Ａ、第６図Ｂ、第７図Ａ、
第７図Ｂ、第８図Ａ、第８図Ｂおよび第９図は、本発明
の電子回路の詳細な概略図である。 第３図Ａ、Ｈにおいて、 ３０は受信機、３２はパルス整形回路、讃は受信機およ
び復号制御回路、４０はリフレッシュタイマ、４４はデ
ータ復号クロック、４８はデータ６０＃−１”復号回路
、５１はアクセス論理回路、５２はアクセス／パリティ
レジスタ、５３はパリティ論理回路、５８はリフレッシ
ュ復号回路、■はリフレッシュリセット論理回路、６１
はビットカウンタ、６４はアクセスゲート、６６は値記
憶レジスタ、６８はパラメータ／値ルーチングレジスタ
、６９はシーケンスタイマ、７５はアクセス復号回路、
８１はパリティアクセス論理回路、８２はプログラム制
御論理回路、９１は制御論理／送信機、９２は主メモリ
、９３は値バッファ、９４は刺激出力回路、９５はパラ
メータ／値ルーチングバツファ。 特許出願人　　メトトロニック・インコーボレーテッド
代理人弁理士　玉　蟲　久　五　部 手続補正書 面相５８年　７月　９日 特許庁長官　若杉和夫　殿 １、事件の表示 昭和５８年特許願第０７４８４７号 ２、発明の名称 埋込み型デバイスの受信機を制御する回路３、補正をす
る者 事件との関係　　特許出願人 住所　　アメリカ合衆国ミネソタ州５５４４０゜ミネア
ポリス、ビー・オー・ボックス　１４５３゜オールド・
ハイウェイ・エイト、　３０５５番名称　　メトトロニ
ック・インコーポレーテノド代表者　ロハート・ジェイ
・タレビンスキイ４、代理人 ６、補正の対象　図面（浄書、内容に変更なし）７、補
正の内容　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、　受信機に遠隔発生プログラミング信号を間欠的に
   監視させるための手段と、 受信機による前記信号のうちの少なくとも１つの検出に
   応答して少なくとも１つの所定時間間隔の間、受信機に
   前記プログラミング信号を継続的に監視させるための手
   段と、を具える 遠隔的にプログラムできる型のデバイス内の受信機を制
   御する回路。 ２　受信機を短かいデユティで反復して作動させ、受信
   機が遠隔地発生プログラミング信号を間欠的に監視でき
   るようにするための手段と、受信機に接続され、受信機
   によシ検出された第１プログラミング信号に応答して、
   第１所定時間間隔の間受信機を作動された状態に保持す
   るための手段と、 受信機によル検出されたプログラミング信号をカウント
   するためのカウンティング手段と、前記カウンティング
   手段に接続され、受信機によシ検出されたリセットコー
   ドを含む１つ以上のプログラミング信号に応答する一方
   で、ラッチング手段をして受信機をもう１つの第１所定
   時間間隔の開作動された状態に保持させ、前記カウンテ
   ィング手段をリセットするためのリセット手段と、所定
   の信号カウントが前記カウンティング手段によって累算
   された場合には一連のプログラミング信号を植込まれた
   デバイスの出刃回路に連結させるための手段と、 前記カウンティング手段がリセットされた時に始壕る第
   ２所定時間間隔の終ｐに前記カウンティング手段をリセ
   ットさせるためのシーケンスタイミング手段とを含み、
   前記第２時間間隔は妥当なプログラミングシーケンスの
   持続時間に対応した持続時間を有し、前記第２所定時間
   間隔内に完了しないプログラミングシーケンスが植込ま
   れたデバイスの出力回路に連結するのを妨げられるよう
   にする、 受信機および刺激出方回路を有するプログラム可能な型
   の植込まれたデバイスにおいて遠隔地発生信号の受信お
   よび復号を制御するだめの回路。