JPH0554288B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術的分野 本発明は、埋込まれた医療用デバイスの分野に
関するものであり、更に具体的に云うと外部の遠
隔プログラミング装置によつて遠隔地で発生され
たプログラミング信号を受信するプログラム可能
な埋込み型受信装置に関する。

発明の背景 電子回路の超小型化が引き続き行われているこ
とに刺激されて、遠隔地でプログラム可能な埋込
み型医療用デバイスが医師達の間で人気を得て受
け入れられるようになつてきている。遠隔地でプ
ログラム可能なペースメーカは、埋込んだ後に危
険な手術を行わないでも調節できるその能力によ
つて人気が出た種類のものである。遠隔地でプロ
グラムすることができる埋込み型皮下組織刺激装
置もまた人気をえているが、これはそれらの装置
が外科手術を行わなくても刺激モードおよびパラ
メータを比較的しばしば調節して順応性などを与
えることができるからである。

一般的に云つて、遠隔地でプログラム可能な埋
込み型装置は、遠隔地で発生した無線周波数プロ
グラミング信号を検出し復調するための受信機、
および刺激発生回路を制御するためその信号をデ
ジタルインパルスに復合するための復合回路を含
む。無線周波数受信の性質上必要であるため、受
信機はデジタル回路に比べて適切な動作を行うた
めにより大きな電力を一般に必要とするアナログ
回路である。また、代表的な受信機は、遠隔地で
プログラム可能なデバイス以外の種々の発生源か
ら発生するスプリアス（spurious）又は望ましく
ない無線周波数信号に対してきわめて敏感であ
る。たとえその原因を明らかにるうことはできな
いとしても、これらのスプリアス信号は埋込まれ
たデバイスによつて妥当なプログラミング信号と
間違われ、埋込まれた装置が望ましくない、そし
て多分危険な動作をするようになる可能性があ
る。

これらの問題を解決するため、代表的な場合に
は埋込み型装置は、遠隔プログラミング動作の期
間中に受信機を選択的に付勢するため、磁気で作
動するリードスイツチを含む。従つて、受信機は
遠隔プログラミング動作間で、埋込まれたデバイ
スの限られた電力資源を節約するために消勢され
たままになつており、危険性をもつ可能性のある
無線周波数信号に応答しない状態にある。

磁気的に作動可能な機械的リードスイツチは上
述した諸問題を解決するのに効果的であるが、そ
の使用に伴ういくつかの欠点がある。例えば、リ
ードスイツチは、一般的に云つて電子回路より信
頼度の低い、又は故障しやすい機械的デバイスで
ある。従つて、リードスイツチは、遠隔地でプロ
グラム可能な埋込み型デバイスにおける“最も弱
いリンク（weakest link）”の典型例である。ま
た、埋込み型デバイスの大きさおよび重量を減ら
そうとする試みは、小型化がきわめて困難なこと
が証明されているリードスイツチに対する必要性
によつて妨げられている。更に、受信機部分を付
勢するためにリードスイツチを利用するために
は、遠隔プログラミングヘツドが実質的な
（substantial）磁石を含んでいる必要があり、こ
のことはその重量を更に増加することになり、従
つてプログラミング動作中のその位置ぎめを更に
一層困難にする。

発明の要約 リードスイツチの上述した短所に答えて、本発
明の目的は、その作動にリードスイツチを必要と
せず、電力消費量が少なく、スプリアス無線周波
数信号による埋込み型受信装置の誤プログラミン
グを効果的に除去した、外部の遠隔プログラミン
グ装置によつてプログラム可能な埋込み型受信装
置を提供することにある。

受信機回路の信頼性を高め空間必要要件を改善
するのに加えて、本発明は、余り重要でない機
能、例えば埋込み型受信装置のための簡単はオン
−オフ制御機能にリードスイツチを用いるための
道をも開いている。同じオン−オフ制御は普通の
プログラミングによつて達成できるので、リード
スイツチは医師のために追加の、又はバツクアツ
プ制御を与え、又は患者が簡単な磁石を用いて埋
込まれたデバイスに対して限られた範囲の制御を
行うことができりょうにするための手段を与え
る。埋込まれた受信装置の機能不良が生命を脅か
すおそれのある場合には、提案されている磁石作
動式オン−オフリードスイツチは、装置の動作を
直ちに停止させることによつて患者に対し高度の
安全性を与えることが意図されている。

この受信機回路は、埋込まれた受信装置の受信
機が間欠的に作動されて遠隔地で発生したプログ
ラミング信号を探査し、プログラミング信号が受
信機によつて検出された場合には少なくとも１つ
の所定の時間間隔の間受信機が連続的に作動する
ようにするための手段を含む。本発明の１つの側
面によると、２つ以上のプログラミング信号から
なる遠隔地で発生したリセツトコードに応答する
リセツト回路は、受信機を更に所定の時間間隔の
間連続的に作動させるための手段を具えている。
復合回路は受信機に接続されていて、埋込まれた
受信装置の刺激出力回路を制御するため、遠隔地
で発生したプログラミングシーケンスをデジタル
インパルスに変換する。好ましい実施例において
は、復合回路は、入力プログラミング信号をカウ
ントするためのカウンタと、及びその正確さを検
査するためそのカウンタによつて一部同期されて
いる検証回路（verification circuit）を含む。本
発明のもう１つの側面によると、プログラムされ
たデータは、埋込まれた装置のメモリに永久的に
記録されるか、又は刺激出力制御回路に一時的に
連結される。連結は、受信したプログラミングデ
ータを取消すために具えられているタイマ回路に
対してリセツトコードを連続的に供給することに
よつて維持してもよい。タイマ回路はプログラミ
ングシーケンスの開始時にリセツトされ、固定メ
モリに転送されていないプログラミングデータを
自動的に取消すための手段を提供する。従つて、
本発明は機能的には磁気リードスイツチと同等で
あり、信頼性の点では磁気リードスイツチより優
れている埋込み型受信装置の受信機を遠隔操作す
るための手段を提供する。

発明の構成 本願発明の構成は下記に示す通りである。即
ち、本願発明は外部の遠隔プログラミング装置１
からのプログラミング信号を受信するために作動
される時に動作するアナログ受信機４，３０と、 前記アナログ受信機４，３０が遠隔的に発生さ
れたプログラミング信号を間欠的に監視し、前記
アナログ受信機４，３０の電力消費が前記アナロ
グ受信機４，３０を作動した時に停止した時より
も相対的に高くなるように前記アナログ受信機
４，３０を低いデユテイサイクルで反復して動作
させるデジタル回路手段３４と、 前記アナログ受信機４，３０に接続され、前記
アナログ受信機４，３０により検出された第１の
プログラミング信号に応答して、所定の時間間隔
の間前記アナログ受信機４，３０を作動された状
態に保持するデジタルラツチング手段３４，４０
と、 前記アナログ受信機４，３０によつて検出され
たリセツトコードを含む１つ以上のプログラミン
グ信号に応答する一方で、もう１つの所定の時間
間隔の間前記デジタルラツチング手段３４，４０
が前記アナログ受信機４，３０を作動された状態
に保持させるように前記作動された状態を保持す
るデジタルリセツト手段５１，５２，５８，６
０，６１，７５と、を具え、 前記デジタルリセツト手段５１，５２，５８，
６０，６１，７５は、前記リセツトコードを含む
前記１つ以上おのプログラミング信号を保持する
シフトレジスタ５２と、及びシフトレジスタ５２
内の前記リセツトコードの存在を決定するために
そこに接続され選択的に作動される復合論理回路
５１，７５とを具える外部の遠隔プログラミング
装置１によつてプログラム可能な埋込み型受信装
置としての構成を有し、或いはまた、 前記アナログ受信機４，３０を連続的に作動さ
せる前記デジタルラツチング手段３４，４０は、
前記アナログ受信機４，３０によつて検出された
１つ以上のプログラミング信号に応答おする一方
で、前記アナログ受信機４，３０を少なくともも
う１つの所定時間間隔の間連続的に作動させるた
めに連続的に作動されるデジタルリセツト手段５
１，５２，５８，６０，６１，７５を更に含む外
部の遠隔プログラミング装置１によつてプログラ
ム可能な埋込み型受信装置としての構成を有し、
或いはまた、 前記間欠的作動は、周期的であり、その周期
が、１ミリ秒より大きく、その間欠的作動の動作
周期（デユテイサイクル）が100マイクロ秒より
少ない外部の遠隔プログラミング装置１によつて
プログラム可能な埋込み型受信装置としての構成
を有し、或いはまた、 前記デジタルリセツト手段５１，５２，５８，
６０，６１，７５は、所定のプログラミング信号
のカウントに達した場合に前記復合論理回路５
１，７５を作動させるビツトカウンタ６１を具え
る外部の遠隔プログラミング装置１によつてプロ
グラム可能な埋込み型受信装置としての構成を有
し、或いはまた、 前記デジタルラツチング手段３４，４０は、前
記所定の時間間隔をタイミングするため前記第１
のプログラミング信号によつて開始されるリフレ
ツシユタイマ４０を含む外部の遠隔プログラミン
グ装置１によつてプログラム可能な埋込み型受信
装置としての構成を有するものである。

発明の概要 埋込み型受信装置の受信機を制御する回路及
び、受信したプログラム信号を復号化し、記憶す
る回路が開示されている。その回路において、制
御回路は周期的に受信機を駆動し、遠隔的に発生
されるプログラミング信号を監視する。プログラ
ム信号が受信機により検出される時、制御回路
は、受信機を所定の時間間隔の間、連続的作動状
態にラツチする。若し、リセツトコードが、その
後受信した信号から検出される場合、受信機は、
更に所定の時間間隔の間、作動状態に保持する。
タイマを含む復号回路（デコーデイング回路）
は、再生（リフレツシユ）コードの受信によりリ
セツトされ、受信したプログラミングデータの順
序に従つて制御を与え、埋込み型受信装置の出力
回路の刺激モードのプログラミングに使用され
る。

実施例の詳細説明 第１図は、本発明の好ましい実施例の概念ブロ
ツク図である。第１図には、遠隔プログラミング
装置１により発生されるRFパルスを受信するた
めの受信機４が示されている。受信されたパルス
は変調され、復号／制御回路６において使用可能
なデジタルプログラミングデータに復調され復号
化される。受信機制御回路２は受信機４に接続さ
れていて、受信機制御回路２を２つのモードのう
ちの１つのモードで作動させる。第１モードにお
いては、受信機４はストローブ（strobe）され
る、即ち比較的短い時間の間周期的に作動され、
遠隔プログラミング装置１からの入力プログラミ
ングパルスに対して事実上一時的ではなく殆んど
完全に連続的な“監視”を行うようにする。好ま
しい実施例においては、受信機のデユテイサイク
ルは１％以下であるので、監視モードで動作中の
受信機４の電力必要量は、埋込み型受信装置に用
いられている最新式の（state of the art）電源
又はバツテリによつて定められる限度内にある。
第２モードにおいては、受信機４はプログラミン
グ装置１からの“起動（wake−up）”パルスに
よつて定位（static）オン状態にラツチされる。
受信機４は復号／制御回路６およびプログラミン
グ装置１から受信されるRFプログラムパルスに
よつて制御される時間の間オン状態にラツチされ
たままになつており、その後、第１“監視
（watch）”モードに戻る。従つて、本発明は、プ
ログラミング動作間の比較的長い期間中の入力プ
ログラミングパルス、およびプログラミング動作
期間中の密集した（closely grouped）プログラ
ミングパルスを受信するため受信機４が定位オン
状態にラツチされている能動プログラミングモー
ドに対して、受信機を周期的にストローブするこ
とによつて本質的に連続的な監視を行う。

第４図を参照すると、起動（wake−up）パル
ス１４０およびその後の起動コードパルス１４１
−１４３が示されている。好ましい実施例では、
起動パルス１４０の持続時間は10ミリ秒（msec）
であるので、受信機ストローブパルスのうちの少
なくとも１つと確実に同期し、これらの受信機ス
トローブパルスは好ましい実施例では４ミリ秒
（msec）の間隔で発生し、30.5マイクロ秒
（μsec）の持続時間を有する。起動パルス１４０
とストローブパルスが同期すると受信機４をオン
状態にラツチし、起動パルスの残りの持続時間を
復号／制御回路６に伝えてデータレジスタ８に記
憶する。

オン状態にラツチされると受信機４は受信した
RFパルスを復号／制御回路６に伝送し、この復
号／制御回路６はデータレジスタ８の第１段、好
ましい実施例では22段の第１段に接続されてい
る。受信した入力パルス間の持続時間に関するタ
イミング上の配慮を利用して、復号／制御回路６
はその出力において論理高および低からなるプロ
グラミングデータを発生させ、このデータはデー
タレジスタ８にクロツクされる。受信機４は、受
信機制御回路２からリセツト信号を受信するまで
オン状態のままになつており、受信機制御回路２
は復号／制御回路６におけるリセツトタイマおよ
び回路によつて制御される。

一連のパルス列１４０〜１４３はデジタル起動
コード、好ましい実施例では２進数１０１ととも
にデータレジスタ８の最後の３段にロード
（load）する。パルスカウントが４（プログラミン
グビツトカウント＝３）に等しいとすると、リフ
レツシユ又はリセツト信号が復号／制御回路６お
よび受信機制御回路２に伝送され、それによりそ
れらの回路は初期設定されてプログラミングデー
タパルス（その第１パルスはパルス１４４によつ
て表わされている）を受信し、刺激出力回路１２
を制御する。このリフレツシユ信号はまた復号／
制御回路６のタイマをリセツトし、少なくとも１
つの所定の時間間隔に対して能動受信モードを与
え、一連のRFプログラミングパルスが受信され
復号化されるようにする。好ましい実施例では、
パルス１４３からパルス１４４まで30ミリ秒
（msec）の遅延を与え、回路が正しく初期設定す
るのに十分な時間を与える。

好ましい実施例では、プログラミングコードは
32ビツトシーケンスにてプログラマにより発生さ
れ、そのうちの14ビツトはプログラムデータであ
り、そのうちの16ビツトはメモリおよび刺激出力
回路１２の制御回路へのアクセスを制御し、各シ
ーケンスの最初の２ビツトはプログラミング情報
は含まずプログラミング復号回路により無視され
る。各シーケンスは、24ビツトと８ビツトの２つ
の伝送ブロツクに分けられ、この８ビツトは、通
常の場合、第１ブロツクが全部クロツクインされ
た後にデータレジスタ８の最初の８段にある第１
ブロツクのうち最後の８ビツトに取つて代るか又
は置換する。データの第１ブロツクの最後の８ビ
ツトは、正しい場合には最初の16ビツト、即ちプ
ログラムデータのうちの14ビツトをデータレジス
タ８の最後の14段にロツクするアクセスコードを
含み、最初の２ビツトはデータレジスタ８からシ
フトアウトされる。最後の14段がラツチされる
と、データレジスタ８の最初の８段は、パリテイ
情報の８ビツトを構成するプログラムパルスの第
２ブロツクで再書込みされる。もしパリテイが正
しければ、データレジスタ８の最後の14段にある
データはメモリ１０に永久的に書込まれるか、又
は刺激出力回路１２の制御回路に一時的に連絡さ
れる。実行される特定の動作は、ラツチされたプ
ログラミングデータの最初の２ビツトのうちの１
つによつて制御される。

14プログラミングビツトは、“値”（value）情
報の８ビツトと“ルーチング”情報の６ビツトか
らなる。ルーチング情報はどのプログラム可能な
パラメータ、例えばパルス速度（rate）又は幅、
どの値（value）情報が割当てられるかについて
刺激制御およびメモリ回路１０，９２に命令す
る。

好ましい実施例では、送信機１４は、プログラ
ムされたデータを埋込まれた装置から遠隔プログ
ラミング装置１へ伝送し、メモリ１０に記憶さ
れ、最近プログラムされたデータを検証する。代
表的な場合には、検証伝送（verification
transmission）は、32ビツトのプログラミングシ
ーケンスの終りに実行されるが、各シーケンスが
32ビツトからなる一連のプログラミングシーケン
スが完了するまでプログラミングデータによつて
遅延させてもよい。

第２図Ａ，第２図Ｂおよび第２図Ｃは、本発明
の電子回路の動作に対応する流れ図（フローチヤ
ート）である。流れ図の各ステツプ又はブロツク
は回路の特定の機能に対応し、一般的に云つて詳
細な概略図における回路のセクシヨン又はグルー
プによつて確認できる。本発明の動作の説明を助
けるために、第２図Ａ，第２図Ｂおよび第２図Ｃ
の流れ図は、本発明の回路の一般的ブロツク図を
含む第３図Ａおよび第３図Ｂと一緒に説明する。
しかし、フローチヤートおよびブロツク図は主と
して回路動作の説明を助けることを目的としたも
のであり、十分な又は完全な理解は詳細な概略図
に頼らずには不可能なことを理解すべきである。

フローチヤート全体を通じて、第２図Ｃにおい
て示されているタイマ１（リフレツシユタイマ）
およびタイマ２（シーケンスタイマ）が参照され
ている。一般的に云つて、これらのタイマはプロ
グラミングセクシヨン内へのプログラミングデー
タの適当な流れについてチエツクを行い、誤りと
思われる場合、又は誤りが実際に起きた場合、又
はプログラミング動作の終りにおいて種々の復号
回路をリセツト又は再初期設定するための手段を
与える。タイマ１およびタイマ２は第３図Ａのリ
フレツシユタイマ４０およびシーケンスタイマ６
９にそれぞれ対応する。フローチヤートを参照す
ると、時間切れになるといずれのタイマも一時的
にプログラミングを取消し、プログラミング回路
をリセツトすることがわかるであろう。タイマ１
が時間切れになると、更に受信機ラツチをリセツ
トし、受信機３０をその“監視モード”にもど
す。機能的に云うと、タイマ１、即ちシーケンス
タイマ６９は、１つの32ビツトプログラミングシ
ーケンスが発生するのに必要な時間に関連した時
間切れ期間を有する。このシーケンスが与えられ
た時間内に完了しないと、誤りが想定され、プロ
グラミング回路はリセツトされる。タイマ２、即
ちリフレツシユタイマ４０は、タイマ１より長い
時間切れ期間を有し、その主要機能として受信機
ラツチ信号のリセツトを有し、それにより受信機
３０はプログラミング動作の終りにその“監視”
モードにもどされる。

第３図Ａにおいて、受信機および復号制御回路
３４への入力のための出力信号経路４２およびリ
フレツシユリセツト論理回路６０への入力のため
の出力信号経路４３を有するリフレツシユタイマ
４０が示されている。出力信号経路４２は受信機
ラツチリセツト信号をリフレツシユタイマ４０か
ら受信機および復号制御回路３４へ伝送し、次に
はこれが信号経路３６上で運ばれる受信機３０作
動信号をリセツトさせる。出力信号経路４３はリ
フレツシユセツト論理回路６０をリセツトし刺激
出力回路９４に連絡される一時的プログラミング
を取消し、リフレツシユリセツト論理回路６０か
らの信号経路７７および７９を介してそれぞれビ
ツトカウンタ６１およびアクセス復号回路７５を
リセツトする。シーケンスタイマ６９は、信号経
路４５を通つてリフレツシユセツト論理回路６０
へリフレツシユタイマ４０と同様な接続をしてい
るが、リフレツシユタイマ４０と異なり受信機お
よび復号制御回路３４には接続していない。

フローチヤートの第１ステツプ又はブロツク
は、第２図Ａの“開始点”と表示されている入口
点のすぐ下に見出される。“パルスチエツクタイ
マ１を待て”と題されたこのブロツクは、遠隔プ
ログラミング装置１からのプログラミングパルス
の入力をモニタする本発明の回路、および本発明
の受信機ストローブ動作を行う回路に対応するか
又はそれらの回路を表わす。

フローチヤートの第２のブロツクによつて示さ
れているように、最初の検出されたプログラミン
グパルスはタイマ１および２を開始させ、受信機
３０をオンにラツチする。一般的に云つて、第３
図Ａの受信機および復号制御回路３４は、最初の
２つの上記のフローチヤートステツプに機能的に
対応する。受信機ストローブモードにおいては、
受信機および復号制御回路３４は受信機３０を周
期的に作動させ、又は使用可能にする。ストロー
ブ信号が受信機３０におけるプログラミングパル
スと一致すると、そのプログラミングパルスはパ
ルス整形回路３２において使用可能なデジタル信
号に変換され受信機および復号制御回路３４に伝
送され、次にその信号が経路３６を介して受信機
３０を“オン”にラツチする。この最初の信号は
また信号経路３７を介してリフレツシユタイマ４
０を開始させ、信号経路３９、ビツトカウンタ６
１および信号経路６７を介してシーケンスタイマ
６９を開始させる。

受信機３０がオン状態にラツチされると、その
後のプログラミングパルスはパルス整形回路３２
および受信機および復号制御回路３４を介してデ
ータ“０”−“１”復号回路４８に伝送されるの
で、それらのパルスは種々のプログラムレジスタ
に入力のため、使用可能なプログラミングデータ
ビツトに復号化される。“タイマ２をチエツクせ
よ”、“変調ルーチン”および“パルスカウント＝
４？”からなるフローチヤートループは、４に等
しいパルスカウントが検出されるまで記憶レジス
タ内にプログラミングパルスを受信、変調、カウ
ントおよびカウントする回路に対応する。タイマ
２（シーケンスタイマ）が時間切れになる前に４
に等しいパルスカウントに達しない場合は、刺激
出力回路１２の制御入力へのプログラミングデー
タのいかなる一時的連結も取消され、プログラミ
ング復号回路はリセツトされる。刺激出力回路１
２の一時的又は永久的プログラミングは、後述す
るプログラム制御回路８２によつて与えられる。

第３図Ａおよび第３図Ｂにおいては、上述した
プログラムレジスタ、カウンタおよび制御回路に
対応するブロツク図の回路が示されている。アク
セス／パリテイレジスタ５２、値記憶レジスタ６
６およびパラメータ／値ルーチングレジスタ６８
は22ビツトシフトレジスタを提供し、アクセスゲ
ート６４はアクセス／パリテイレジスタ５２から
値記憶レジスタ６６およびパラメータ／値ルーチ
ングレジスタ６８へのデータビツトの直列の流れ
を制御する。値記憶レジスタ６６およびパラメー
タ／値ルーチングレジスタ６８はそれぞれ値およ
びルーチングプログラミングビツトを受けとる。
アクセス／パリテイレジスタ５２は信号経路５０
を介してデータ“０”−“１”復号回路４８から直
列データを受けとる。ビツトカウンタ６１は受信
した各プログラミングパルスに応答して受信機お
よび復号制御回路３４からの信号経路３９を介し
て増分される。上述したように、シーケンスタイ
マ６９はリフレツシユリセツト論理回路６０へリ
セツト信号を与え、次にこの信号がビツトカウン
タ６１およびアクセス復号回路７５をリセツトす
る。アクセス復号回路７５は信号経路７６を介し
てパリテイアクセス論理回路８１に接続されてい
る。プログラム制御論理回路８２は主メモリ９２
に接続され、また信号経路６２および８０を介し
てリフレツシユリセツト論理回路６０およびパリ
テイアクセス論理回路８１にそれぞれ接続されて
いる。プログラム制御論理回路８２は信号経路８
５を介して主メモリ９２を制御するので、受けと
られたプログラミングデータは、主メモリ９２に
永久的に書込まれるか、又は一時的に取消される
か又は主メモリ９２を介して連結され、限られた
時間の間刺激出力回路９４を制御し、データを永
久的に主メモリ９２に書込む代わりに、又は書込
む前にオペレータ、通常は医師が刺激出力回路９
４に対するプログラミングデータの影響をモニタ
することができるようにする。

タイマ２（シーケンスタイマ）の時間切れ以前
にビツトカウンタ６１のパルスカウントが４（ビ
ツトカウント＝３）に達すると、回路実行は、判
断ブロツク“リフレツシユコードは妥当か？”に
続く。妥当なリフレツシユコードが受けとられア
クセス／パリテイレジスタ５２の最初の３段に正
しくクロツクされると、それを示す出力は、信号
経路５６上にアクセス論理回路５１により発生さ
れ、ビツトカウンタ６１から経路５９を介するパ
ルスカウント＝４信号とともにリフレツシユ復号
回路５８へ入力される。これらの信号は、リフレ
ツシユ復号回路５８が信号経路５７上にリセツト
信号を発生させ、リフレツシユリセツト論理回路
６０に入力される。それに応答してリフレツシユ
リセツト論理回路６０は、リフレツシユタイマ４
０をリセツトするためのリセツト信号を信号経路
６２上に発生させ、信号経路７７を介するビツト
カウンタ６１へのリセツト信号を発生させる。ビ
ツトカウンタ６１をリセツトすると（０に等しい
パルスカウントに対し）、更にシーケンスタイマ
６９が信号経路６７を介してリセツトされる。従
つて、妥当なリフレツシユコードおよびパルスカ
ウント＝４信号が発生すると、第２図Ｃの入口点
４のすぐ下に見出される判断ブロツクに示されて
いるように、リフレツシユタイマ４０、シーケン
スタイマ６９およびビツトカウンタ６１がリセツ
トされる。同様にフローチヤートに示されている
ように、次には回路実行が追加のプログラミング
データを予期して開始点において再び開始され
る。

妥当なリフレツシユコードがパルスカウント＝
４信号と同時に発生しない場合には、回路実行
は、“タイマ２をチエツクせよ”、“復調ルーチ
ン”、“パルスカウント24？”および“アクセス
は正しいか？”からなるループへ続く。回路実行
は下記２つの状況のうちのいずれの場合にもこの
ループに達する。第１の状況では、妥当なリフレ
ツシユコードが以前に受けとられていて回路実行
が開始入口点からすでに再開されているので、パ
ルスカウント４は32ビツトプログラミングシーケ
ンスの最初の３ビツトがすでに受けとられている
ことを示す。定義により、妥当なプログラミング
シーケンスの最初の３ビツトは２進数101リフレ
ツシユコードではなりえないので、回路実行は判
断ブロツク“リフレツシユコードは妥当か？”の
“ノー”（no）ブランチを通つて続く。第２の状
況では、タイマをリセツトしプログラミングシー
ケンスのために初期設定するのに必要なリフレツ
シユコードは以前に受けとられていないので、シ
ーケンスタイマ６９（タイマ２）はプログラミン
グシーケンス全部を受けとる前に時間切れにな
り、その結果一時的プログラミングは取消され、
プログラミング回路はリセツトされる。第２図Ｃ
に示されているように、回路実行は次に再び開始
点に進み、回路はリセツトモード又は初期設定さ
れたモードにある。

再び第１の状況、即ち妥当なプログラミングデ
ータが受けとられつつある状況に戻ると、データ
の復調およびクロツキングは、24より大きい、又
は24に等しいパルスカウントがビツトカウンタ６
１によつて検出されるまでは、正常な状況の下で
継続される。第３図Ｂに示されているように、デ
ータビツトのアクセス／パリテイレジスタ５２、
アクセスゲート６４を介して値記憶レジスタ６６
およびパラメータ／値ルーチングレジスタ６８に
クロツクされる。アクセス／パリテイレジスタ５
２、値記憶レジスタ６６およびパラメータ／値ル
ーチングレジスタ６８のためのクロツキング信号
は、受信機および復号制御回路３４の出力から信
号経路５４を介して伝送される。カウントが24よ
り大きいか、又は24に等しいと、ビツトカウンタ
６１はアクセス／パリテイレジスタ５２内にある
コードに対するチエツクを信号経路７２を介して
開始する。信号経路７０はアクセス論理回路５１
の論理アレーに接続されており、このアレーは所
定のアクセスコードがアクセス／パリテイレジス
タ５２の８段に存在する場合にはアクセス信号を
発生させる。パルスカウントが24より大きいか、
又は24に等しく、アクセス信号が発生すると、ア
クセス復号回路７５は、信号経路７６上にアクセ
スラツチ信号を発生させアクセスゲート６４に入
力させる。その後はアクセスゲート６４がプログ
ラム制御論理回路８２からの信号経路４９を介し
てリセツトされるか又は開かれるまでは、それ以
上のデータは値記憶レジスタ６６又はパラメー
タ／値ルーチングレジスタ６８にクロツクされな
い。信号経路７６は後述する理由によりパリテイ
アクセス論理回路８１にも接続されている。もう
１つの信号がアクセス復号回路７５によつて発生
され信号経路７３を介してビツトカウンタ６１に
入力する。この信号は、ビツトカウンタ６１を24
のパルスカウント値においてセツトされるように
するが、これは回路実行の適当な続行のために必
要である。代表的な場合にはアクセスコードは最
後の起動パルスの終了後に第24番目のビツトに受
けとられるか、或る場合にはスプリアス干渉ビツ
ト（intervening bit）が起動パルスの後に、し
かし32ビツトプログラミングシーケンスの第１パ
ルスの前に起きることがあることが観察される。
これらの干渉ビツトは、もしアクセスコード以前
に到着する16ビツトが正確であれば問題にはなら
ない。という訳は、干渉ビツトパラメータ／値ル
ーチングレジスタ６８の最後の段からシフトアウ
トされるからである。

第２図Ａの入口点５から続く第２図Ｂの入口点
に示されているように、上述した回路動作は、
“アクセスをラツチしパルスカウントを24にリセ
ツトせよ”と表示されている最初の判断ブロツク
に示されている。次の回路実行ループは“タイマ
２をチエツクせよ”、“復調ルーチン”および“パ
ルスカウント＝32？”のブロツクからなる。この
ループにおいては、パリテイ情報の終りの８ビツ
トが受けとられ、復調され、レジスタ５２にクロ
ツクされる。正常な場合には、タイマ２はこれら
のビツトがクロツクされる前には時間切れになら
ないが、プログラミングシーケンスが途切れた
り、又はそのシーケンスに予期しなかつた遅れが
生じたりすると、上述したリセツトおよび取り消
し動作が実行される。32に等しいパルスカウント
がビツトカウンタ６１によつて検出されると、出
力信号が信号経路６５上に発生したパリテイアク
セス論理回路８１に入力する。

“パリテイは正しいか？”の判断ブロツクはパ
リテイアクセス論理回路８１の機能に対応する。
32に等しいパルスカウント信号およびアクセスラ
ツチ信号の両方がそれぞれ信号経路６５および７
６上に存在する場合には、パリテイアクセス論理
回路８１は信号経路５５上にパリテイ論理回路５
３により発生された信号おに応答する。パリテイ
論理回路５３はデータバスを介してアクセス／パ
リテイレジスタ５２、値記憶レジスタ６６および
パラメータ／値ルーチングレジスタ６８に接続さ
れている。パリテイ論理回路５３が正しいパリテ
イが受けとられたと判断すると、信号経路５５上
のパリテイ信号はパリテイアクセス論理回路８１
が信号経路８０上にパリテイ修正（correct）信
号を発生させプログラム制御論理回路８２に入力
させる。パリテイが正しくない場合には、回路実
行は、“一時的プログラミングを取り消せ”ブロ
ツクを介して続行され、出口点３を出て第２図Ｃ
の“メモリ内容を伝送せよ”ブロツクに入る。
“メモリ内容を伝送せよ”信号は信号経路８７を
介してプログラム制御論理回路８２が発生させ、
これによつて制御論理回路／送信機９１は主メモ
リ９２の内容又は一時的データを遠隔プログラミ
ング装置１へ伝送して戻す。この伝送後、回路実
行は“プログラミング回路およびタイマ１および
２をリセツトせよ”ブロツクを介して続行され開
始点に戻る。

パリテイが正しい場合には、プログラム制御論
理回路８２は値記憶レジスタ６６およびパラメー
タ／値ルーチングレジスタ６８内のデータを並列
方式で対応する値バツフア９３およびパラメー
タ／値ルーチングバツフア９５に転送させる。値
バツフア９３およびパラメータ／値ルーチングバ
ツフア９５はプログラム制御論理回路８２および
信号経路８５により与えられているように主メモ
リ９２に対し選択的に接続可能である。プログラ
ム制御論理回路８２は、パラメータ／値ルーチン
グレジスタ６８の最後の２段にあるプログラミン
グビツトに信号経路８４および８６を介して応答
し、主メモリ９２に永久的書込みを行うか、又は
主メモリ９２を介する刺激出力回路９４へのデー
タのプログラミングを一時的に取消す。永久的書
込み又は一時的プログラム書込みに対する制御
は、プログラム制御論理回路８２と主メモリ９２
との間に接続されている信号経路８５によつて行
われる。２つの可能な動作モードが、“一時的入
力を使用可能にせよ”および“固定メモリに書込
め”と表示されたブロツクによつてフローチヤー
トに示されている。そのいずれかの動作の後に、
プログラム実行は第２図Ｃの入口点へ続き、更に
“最後のプログラムシーケンスか？”と表示され
ている判断ブロツクへと続く。

メモリ内容を遠隔プログラミング装置１へ伝送
して戻すことを実行する判断は、信号経路８４お
よび８６上にある信号に応答してプログラム制御
論理回路８２によつて行われ、これらの信号経路
８４および８６は上述したようにパラメータ／値
ルーチングレジスタ６８の最後の２段に接続され
ている。一連のプログラムシーケンス、又は永久
的又は一時的に書込む指示は各プログラムシーケ
ンスの第３および第４ビツトに埋込まれたプログ
ラムデータを介してプログラム制御論理回路８２
に示される。遠隔装置に伝送して戻すことが所望
される場合には、制御論理回路／送信機９１がプ
ログラム制御論理回路８２からの信号経路８７を
介して作動される。好ましい実施例においては、
復号回路の初期設定に十分な時間を与えるためプ
ログラミングシーケンス間に30ミリ秒（ms）の
遅延を用いている。

プログラミング動作が完了すると、受信機３０
タイマ２、即ちフレツシユタイマ４０によつてそ
の時間切れ間隔の終りに、“監視”モードに戻さ
れる。それとは逆にもし一時的プログラミングの
維持が求められる一方で刺激出力がモニタされる
か、又は追加のプログラミングが意図されるなら
ば、受信機はオン状態に維持され、出力刺激回路
９４の制御回路への一時的プログラミングの連結
は、シーケンスタイマ６９が時間切れになるのを
防止するのに十分な間隔で連続的リフレツシユコ
ードシーケンスを与えることによつて維持され
る。

第５図〜第９図は、本発明の電子回路の詳細な
概略図を含む。第５図〜第８図の各々は２枚、即
ちＡおよびＢに含む。読者の便宜上これらの図の
ＡおよびＢは、明細書を読む場合に相互接続線の
位置を判りやすくするために整列されてある。更
に理解を助けるものとして、番号の異なる図の間
の相互接続線はアルフアベツトで表示してあるの
で、各図のＡおよびＢ紙間の相互接続線と容易に
区別できる。種々の図を相互接続している各線又
は導線は表示されているが、表示の一部は回路の
適当な相互接続を示すことのみを目的としてお
り、特定の線又は導線は明細書において具体的に
識別又は列挙されているものではないことが理解
されるであろう。

また、種々の部品のための電源および大地接続
は明確を期するため概略図から省かれているが、
それらの接続は技術上周知のいかなる従来の設計
のものでもよいことが理解されるであろう。

第５図〜第９図の下記の説明は、対応する詳細
なブロツク図である第３図Ａおよび第３図Ｂを参
照して行われる。第５図を参照すると、受信機回
路からの入力を有する回路１００が示されてい
る。受信機回路は選択的作動を行う設計のもので
あつて、遠隔地で発生したRF信号を受信し増幅
することができるものでよいので、それらは本発
明のデジタル回路との間のインタフエースをとつ
ている。回路１００は詳細なブロツク図のパルス
整形回路３２に対応する。回路１００の出力はノ
アゲート１０４に印加され、その補数はフリツプ
フロツプ１０２の入力に印加される。SLCKおよ
びXOSC信号はそれぞれノアゲート１０６および
ナンドゲート１３４に印加される。詳細なブロツ
ク図では、SLCK信号発生器は受信機および復号
制御回路３４に組み込まれている。SLCK信号
は、フリツプフロツプ１０２がリセツト状態にあ
る場合にはノアゲート１０６および導線ｃを介し
て周期的に受信機をクロツク又はストローブす
る。導線ｃは詳細なブロツク図における信号経路
３６に類似している。

詳細なブロツク図に関連して上述したように、
受信機における遠隔地発生プログラムパルスおよ
び受信機作動ストローブ信号の発生はフリツプフ
ロツプ１０２およびノアゲート１０６によつて与
えられるように受信機を能動状態に保つ。フリツ
プフロツプ１０２のリセツト入力Ｒは導線ｐに接
続されており、この導線ｐは詳細なブロツク図の
信号経路４２に類似している。

フリツプフロツプがセツトされると、パルスは
ノアゲート１０４を介し、導線１１４および１１
２を介してデータ復号回路１３５のフリツプフロ
ツプ１１０へ供給される。データ復号回路１３５
はブロツク４８（データ“０”−“１”復号回路）
によつて詳細なブロツク図に表わされており、ノ
アゲート１０４はXOSC信号発生器を含むデータ
復号クロツク４４によつて表わされている。デー
タ復号回路１３５はフリツプフロツプ１３０〜１
３２、フリツプフロツプ１１０，１１３，１１
５，１１７および１１９、および関連ゲートおよ
びそのインバータを含む。受信機３０が能動モー
ドに保たれている場合には、復調クロツク信号
XOSCがナンドゲート１３４を通つて供給され、
フリツプフロツプ１３０に入力される。XOSCは
244マイクロ秒（μsec）周期を有する信号に分割
され、この信号およびはフリツプフロツプ１３２
の出力からフリツプフロツプ１１３および１１
５のクロツク入力Ｃに伝送される。それに応答し
てフリツプフロツプ１１３はリセツト信号を発生
させフリツプフロツプ１１５，１１７および１１
９に入力させる。技術上周知のタイミング機構を
用いて、入力プログラムパルスはそれらのパルス
間の遅延によつて復号化され、インバータを介し
て導線１３３に接続されているフリツプフロツプ
１１９の出力において“０”又は“１”データ
を発生させる。フリツプフロツプ１３０−１３２
および１１３のリセツト入力Ｒは、POR（パワ
ー・オン・リセツト）と表示された導線に接続さ
れている。パワー・オン・リセツト信号PORは
埋込まれたデバイスの回路のパワーアツプ期間中
に１度発生し、POR導線に接続された上述の回
路および種々のその他の回路をデバイスの電子装
置の適切な動作に必要な既知の状態に初期設定す
る機能をする。

ここで第４図を参照すると、本発明の好ましい
実施例では、“１”データビツトは約2.2ミリ秒
（msec）の遠隔地発生プログラミングパルス間の
遅延に対応し、一方“０”データビツトは約900
マイクロ秒（μsec）より短い、又はそれに等しい
遅延に対応することがわかる。また、データビツ
トはその後のパルスを受けとるとプログラミング
レジスタにクロツクされることがわかる。再び第
５図を参照すると、これらのクロツク信号Ｃは、
詳細なブロツク図のアクセス／パリテイレジスタ
５２に機能が似ているフリツプフロツプ１２０−
１２８からなる８段レジスタのクロツク入力Ｃへ
導線１１２および１１４上を伝送され、導線１３
３および導線１１２および１１４はそれぞれ信号
経路５０および５４に類似している。

ナンドゲート１５０およびその対応する入力お
よび出力は、詳細なブロツク図のアクセス論理回
路５１により機能的に表わされている。ナンドゲ
ート１５０の出力は、詳細なブロツク図の信号経
路５６に対応する導線ｆに接続され、第６図Ｂの
ノアゲート２０２に制御信号を与える。

詳細なブロツク図のリフレツシユタイマ４０の
詳細な回路図は第６図Ａに見出され、フリツプフ
ロツプ２３０〜２３２を含む。好ましい実施例で
は、導線ｎ上のフリツプフロツプ２３０用のクロ
ツク信号Ｃは自走（free running）しており、
62.5ミリ秒（msec）の周期を有する。明確を期
するため、クロツク発生器は詳細な回路図に示し
てないが、これはそのクロツク発生器が技術上周
知の標準的な方形波発生器であるからである。

出力導線ｐはフリツプフロツプ２３２のＱ出力
に接続され、第５図Ａの入力ラツチフリツプフロ
ツプ１０２にリセツト信号を与える。フリツプフ
ロツプ２１０および２１２は詳細なブロツク図の
シーケンスタイマ６９に機能的に類似している。
これらのフリツプフロツプは、62.5ミリ秒
（msec）のクロツクにより制御される時間間隔の
終了前にリセツトされていない場合には、その時
間間隔後に第８図Ａのナンドゲート３４５の１入
力に接続している導線ｏ上に時間切れ信号を発生
させる。フリツプフロツプ１８１−１８５の出
力に接続されているナンドゲート１８７および２
２０はノアゲート２１８と協力してフリツプフロ
ツプ２１０および２１２のリセツト入力Ｒを制御
する。フリツプフロツプ１８１−１８５は詳細な
ブロツク図において参照数字６１によつて識別さ
れているビツトカウンタ６１を構成する。フリツ
プフロツプ１８１，１８２，１８４および１８５
の出力はナンドゲート２０４の入力に接続され
る。ナンドゲート２０４の出力は導線２０６に接
続され、この導線２０６はノアゲート２０２の入
力に接続されている。ノアゲート２０２の上方の
入力は導線２０８を介してフリツプフロツプ１８
３の出力に接続され、下方の入力は導線ｆに接
続されている。フリツプフロツプ１６２およびノ
アゲート２０２およびナンドゲート２０４は詳細
なブロツク図のリフレツシユ復号論理回路５８に
機能的に類似している。４に等しいパルスカウン
トがビツトカウンタフリツプフロツプ１８１−１
８５に存在し２進数101リフレツシユコードがナ
ンドゲート１５０によつて検出されると、ノアゲ
ート２０２はリフレツシユ信号を発生させフリツ
プフロツプ１６２に入力させる。それによりフリ
ツプフロツプ１６２はクロツクされると導線ｍ上
にリフレツシユリセツト信号を発生させえる。導
線ｍは詳細なブロツク図の信号経路５７に類似し
ている。導線ｍは第８図Ａのナンドゲート３１０
の入力に接続されている。

オアゲート１６２およびナンドゲート１６４お
よびフリツプフロツプ１６０および１６１および
それらの関連インバータは機能上詳細なブロツク
図のアクセス復号論理回路７５に類似する。オア
ゲート１６２の上方の入力はナンドゲート１６８
の出力に対応する。ナンドゲート１６８の入力は
導線１９０および１９２を介してビツトカウンタ
１８０の最後の２段に接続され、パルスカウント
24を表わす信号を発生させる。オアゲート１６
２は他の３入力を有する。入力導線ｈおよびｇは
第５図Ｂのナンドゲート１４５およびナンドゲー
ト１５０から接続され、これらのゲートはフリツ
プフロツプ１２０〜１２２および１２４〜１２７
にある情報の８ビツト又はバイトを復号化する。
入力導線ｉはフリツプフロツプ１２３の出力Ｑに
接続されている。適当なアクセスバイトがフリツ
プフロツプ１２０−１２７に存在し、パルスカウ
ントがナンドゲート１６８によつて示される24に
なると、オアゲート１６２の出力は論理低状態に
なる。フリツプフロツプがリセツト状態にあると
すると、ナンドゲート１６４は論理高に移ること
によつてオアゲート１６２に応答し、これは導線
ｊを介してフリツプフロツプ１６０をクロツクさ
せる。フリツプフロツプ１６１は、導線１９３を
介してフリツプフロツプ１８４をセツトし、ナン
ドゲート１９８および導線１９６を介してフリツ
プフロツプ１８１−１８３をリセツトすることに
よつてフリツプフロツプ１６０に応答する。フリ
ツプフロツプ１６０により導線ｅ上に発生した論
理高信号は第５図Ｂのノアゲート１７０に伝送さ
れ、それによつて導線１１２からのそれ以上のク
ロツク信号が導線ｚを介して第７図Ａのフリツプ
フロツプ５００〜５０７のクロツク入力Ｃに伝わ
ることができないようにする。フリツプフロツプ
１６０およびフリツプフロツプ１８１〜１８５の
リセツト入力Ｒは、第８図Ａに示されているノア
ゲート３４６の出力に接続されている導線ｋを介
して更に制御される。ノアゲート３４６の１つの
機能は、リフレツシユタイマフリツプフロツプ２
３０〜２３２の時間切れが起きるとアクセスラツ
チフリツプフロツプ１６０およびビツトカウンタ
フリツプフロツプ１８１〜１８５へリセツト信号
Ｒを与えることである。一般的に云うと、ナンド
ゲート３１０およびナンドゲート３４４〜３４
５、ノアゲート３４６は詳細なブロツク図におい
てリフレツシユリセツト論理回路６０（第３図
Ａ）によつて機能的に表わされており、ノアゲー
ト１７０はアクセスゲート６４（第３図Ｂ）によ
つて機能的に表わされており、導線ｅは、アクセ
スゲート６４の信号経路７６に機能的に対応す
る。

詳細なブロツク図においてそれぞれの参照数字
５３および８１によつて識別されているパリテイ
論理回路５３（第３図Ｂ）およびパリテイアクセ
ス論理回路８１（第３図Ａ）は第８図および第９
図に見出される。第８図において、フリツプフロ
ツプ３５０およびナンドゲート３５２，３５４お
よびノアゲート３５８はパリテイアクセス論理回
路を構成する。フリツプフロツプ３５０は導線
awを介してビツトカウンタフリツプフロツプ１
８５の最後の段によつてクロツクされる。このク
ロツクはパルスカウントが32に等しい時に起き
る。フリツプフロツプ３５０のＱ出力および出
力はそれぞれナンドゲート３５４の下方の入力お
よびノアゲート３５８の上方の入力に接続されて
いる。ナンドゲート３５４およびノアゲート３５
８のもう一方の入力はナンドゲート３５２の出力
に接続されている。ナンドゲート３５２の上方の
入力は導線ｆに接続され、この導線は第９図のパ
リテイ論理回路４００のノアゲート４１０の出力
に接続されている。パリテイ論理回路４００の入
力は第７図のフリツプフロツプ５００〜５１３の
出力およびフリツプフロツプ１２０〜１２７の出
力から由来する。この配置は詳細なブロツク図に
示されている配置に対応する。導線ｔは詳細なブ
ロツク図のパリテイ論理回路５３の出力信号経路
５５に対応する。

ナンドゲート３５２の下方の入力は導線ｅに接
続され、この導線ｅはアクセス論理回路１５４の
フリツプフロツプ１６０の出力に接続されてい
る。ナンドゲート３５４およびノアゲート３５８
の出力にそれぞれ接続している導線３５６および
３６０はフリツプフロツプ３３１および３３２の
それぞれの入力に接続されている。適当なパリテ
イが存在するかどうかによつて、フリツプフロツ
プ３３１および３３２は誤りリセツト信号又はア
クセプト信号をそれぞれ発生させる。いずれの場
合にもフリツプフロツプ３５０はナンドゲート３
４４を介してリセツトされ、このナンドゲート３
４４は導線３４０および３６２を介してそれぞれ
フリツプフロツプ３３１および３３２に接続され
ている。アクセスが正しい場合には、フリツプフ
ロツプ３３２はその出力に論理０を発生させ、
これは今度は導線aaに接続され、この導線aaは
フリツプフロツプ３３３のＤ入力およびフリツプ
フロツプ３３４および３３５のクロツク入力に接
続されている。プログラムデータを出力制御回路
に一時的に連結させるか、又はデータをメモリに
永久的に書込むかの判断はナンドゲート３８２に
よつて行われる。ナンドゲート３８２の上方の入
力はフリツプフロツプ３３５の出力に接続さ
れ、下方の入力はフリツプフロツプ３３３のＱ出
力に接続されている。フリツプフロツプ３３５の
Ｄ入力は導線agを介してフリツプフロツプ５１
２の出力に接続されている。フリツプフロツプ５
１２の論理状態は一時的書込みが起きるのか、又
は永久的書込みが起きるのかを決定する。フリツ
プフロツプ３３５の出力は送信機３９７の制御
回路に接続されている。ナンドゲート３８２の出
力は反転され、導線ｗに接続され、この導線ｗは
第７図Ｂのメモリ制御論理回路６５０に接続され
ている。第８図Ａにおいて、フリツプフロツプ３
９４および３９５、および関連ゲートおよびそれ
らのインバータはパワーオン回路からのパワーオ
ン信号に応答して上述したPOR信号を発生させ
る。一般的に云つて、第８図Ａおよび第８図Ｂの
回路は詳細なブロツク図のプログラム制御論理回
路８２（第３図Ｂ）によつて機能的に表わされて
いる。

プログラミングシーケンスの後における遠隔プ
ログラマへの埋込まれた装置による再伝送はフリ
ツプフロツプ５１３によつて制御され、このフリ
ツプフロツプ５１３の論理状態は更に32ビツトプ
ログラミングシーケンスがすぐに来ようとしてい
るかどうかを決定する。フリツプフロツプ５１３
は導線aeを介してフリツプフロツプ３３４のＤ
入力に接続されている。フリツプフロツプ３３４
のＱ出力はノアゲート３８４の上方の入力に接続
されている。ノアゲート３８４の中央の入力はノ
アゲート３８０の出力に接続されており、このノ
アゲート３８０はフリツプフロツプ３３３のＱ出
力およびフリツプフロツプ３３１の出力から入
力を得る。正しいパリテイが存在する場合には、
ノアゲート３８０はノアゲート３８４へ論理０を
送る。ノアゲート３８４の一番下の入力はフリツ
プフロツプ３９２のＱ出力から得られる。フリツ
プフロツプ３９１〜３９３およびそれらの関連ゲ
ートからなる遠隔計測制御回路はナンドゲート３
９６を介して遠隔伝送（teletransmissions）の
実行を制御する。送信機３９７のメモリ回路（メ
モリ／固定および一時的）６００（第７図Ａ）へ
の接続は図示されていないが、これはこれらの回
路の動作が本発明の範囲外にあるからである。フ
リツプフロツプ３９２の出力はフリツプフロツ
プ３９１およびフリツプフロツプ３９３のリセツ
ト入力Ｒに接続され第５図Ａのナンドゲート１３
７に入力されている。遠隔計測伝送の期間中ナン
ドゲート１３７はフリツプフロツプ１１０をリセ
ツト状態に保ち、それにより伝送された信号がデ
ータ復号回路１３５へ伝わらないようにする。

第７図において、フリツプフロツプ５００〜５
０７および５０８〜５１３は、詳細なブロツク図
の値記憶レジスタ６６およびパラメータ／値ルー
チングレジスタ６８にそれぞれ対応する。フリツ
プフロツプ５２０〜５２７およびフリツプフロツ
プ５４０〜５４３は同じく詳細なブロツク図の値
バツフア９３およびパラメータ／値ルーチングバ
ツフア９５にそれぞれ対応する。プログラミング
シーケンスの期間中に、データは第５図Ｂのフリ
ツプフロツプ１２８のＱ出力から導線ｙを介して
フリツプフロツプ５００のＤ入力にクロツクされ
る。ノアゲート１７０（第５図Ｂ）が使用可能
（enable）になつていると、即ちアクセスがラツ
チされていないと、データは直列でフリツプフロ
ツプ５０７へ伝えられ、導線５３０を介してフリ
ツプフロツプ５０８に伝えられる。フリツプフロ
ツプ５８０〜５１３はフリツプフロツプ５００〜
５０７と同じ信号でクロツクされ、クロツク信号
は導線５３２および５３４を介して伝送される。
プログラミングシーケンスの後に、そして適当な
パリテイが達成されると、バツフアフリツプフロ
ツプ５２０〜５２７および５４０〜５４３は導線
aaおよびその対応する導線５５０を介してクロ
ツクされる。導線aaは第８図Ｂのフリツプフロ
ツプ３３２の出力から由来する。上述したよう
に、フリツプフロツプ３３２は、ナンドゲート３
５２，３５４およびノアゲート３５８およびフリ
ツプフロツプ３５０からなる論理回路に応答して
アクセプトデータ信号を発生させる。バツフアフ
リツプフロツプ５２０〜５２７の出力はメモリ回
路（メモリ／固定および一時的）６００に接続さ
れている。メモリ回路６００はメモリ制御論理回
路６５０によつて制御されるが、明確を期するた
め接続は図に示されていないことが理解されるで
あろう。

詳細な概略図の回路のレイアウトおよび動作の
一般的説明が上記の文章に述べられている。それ
以上の詳細は詳細な概略図を調べ、その他の図お
よび対応する文章を参照することによつて知るこ
とができる。

種々のその他の回路設計が本発明の動作構成を
構成しうるものと考えられる。従つて、本発明は
詳細な概略図に示した特定の実施例に限定される
ものではなく、より一般的なブロツク図に関連し
て述べられている精神および範囲内にあるすべて
の同等の設計を含むものと理解すべきである。更
に、本発明は埋込み型デバイスにおいて具体化さ
れることが好ましいが、本発明は上述したのと同
じ利点を与えるため埋込み型でない他のデバイス
に用いることも考えられる。

【図面の簡単な説明】

第１図は、本発明の概念ブロツク図である。第
２図Ａ、第２図Ｂおよび第２図Ｃは、本発明の回
路動作の流れ図（フローチヤート図）である。第
３図Ａおよび第３図Ｂは、本発明の電子回路の詳
細なブロツク図である。第４図は、本発明によつ
て用いられるRFプログラミング信号のグラフで
ある。第５図Ａ、第５図Ｂ、第６図Ａ、第６図
Ｂ、第７図Ａ、第７図Ｂ、第８図Ａ、第８図Ｂお
よび第９図は、本発明の電子回路の詳細な概略図
である。第３図Ａ，Ｂにおいて、３０は受信機、
３２はパルス整形回路、３４は受信機および復号
制御回路、４０はリフレツシユタイマ、４４はデ
ータ復号クロツク、４８はデータ“０”−“１”復
号回路、５１はアクセス論理回路、５２はアクセ
ス／パリテイレジスタ、５３はパリテイ論理回
路、５８はリフレツシユ復号回路、６０はリフレ
ツシユリセツト論理回路、６１はビツトカウン
タ、６４はアクセスゲート、６６は値記憶レジス
タ、６８はパラメータ／値ルーチングレジスタ、
６９はシーケンスタイマ、７５はアクセス復号回
路、８１はパリテイアクセス論理回路、８２はプ
ログラム制御論理回路、９１は制御論理回路／送
信機、９２は主メモリ、９３は値バツフア、９４
は刺激出力回路、９５はパラメータ／値ルーチン
グバツフア。

Claims (1)

1. 【特許請求の範囲】 １ 外部の遠隔プログラミング装置からのプログ
   ラミング信号を受信するために作動される時に動
   作するアナログ受信機と、 前記アナログ受信機が遠隔的に発生されたプロ
   グラミング信号を間欠的に監視し、前記アナログ
   受信機の電力消費が前記アナログ受信機を作動し
   た時に停止した時よりも相対的に高くなるように
   前記アナログ受信機を低いデユテイサイクルで反
   復して動作させるデジタル回路手段と、 前記アナログ受信機に接続され、前記アナログ
   受信機により検出された第１のプログラミング信
   号に応答して、所定の時間間隔の間前記アナログ
   受信機を作動された状態に保持するデジタルラツ
   チング手段と、 前記アナログ受信機によつて検出されたリセツ
   トコードを含む１つ以上のプログラミング信号に
   応答する一方で、もう１つの所定の時間間隔の間
   前記デジタルラツチング手段が前記アナログ受信
   機を作動された状態に保持させるように前記作動
   された状態を保持するデジタルリセツト手段と、
   を具え、 前記デジタルリセツト手段は、前記リセツトコ
   ードを含む前記１つ以上のプログラミング信号を
   保持するシフトレジスタと、及びシフトレジスタ
   内の前記リセツトコードの存在を決定するために
   そこに接続され選択的に作動される復合論理回路
   と、を具える外部の遠隔プログラミング装置によ
   つてプログラム可能な埋込み型受信装置。 ２ 前記アナログ受信機を連続的に作動させる前
   記デジタルラツチング手段は、前記アナログ受信
   機によつて検出された１つ以上のプログラミング
   信号に応答する一方で、前記アナログ受信機を少
   なくとももう１つの所定時間間隔の間連続的に作
   動させるために連続的に作動されるリセツト手段
   を更に含む前記特許請求の範囲第１項記載の外部
   の遠隔プログラミング装置によつてプログラム可
   能な埋込み型受信装置。 ３ 前記間欠的作動は、周期的であり、その周期
   が、１ミリ秒（msec）より大きく、その間欠的
   作動の動作周期（デユテイサイクル）が100マイ
   クロ秒（μsec）より少ない前記特許請求の範囲第
   ２項記載の外部の遠隔プログラミング装置によつ
   てプログラム可能な埋込み型受信装置。 ４ 前記デジタルリセツト手段は、所定のプログ
   ラミング信号のカウントに達した場合に前記復合
   論理回路を作動させるビツトカウンタを具える前
   記特許請求の範囲第１項記載の外部の遠隔プログ
   ラミング装置によつてプログラム可能な埋込み型
   受信装置。 ５ 前記デジタルラツチング手段は、前記所定の
   時間間隔をタイミングするため前記第１プログラ
   ミング信号によつて開始されるタイマを含む前記
   特許請求の範囲第４項記載の外部の遠隔プログラ
   ミング装置によつてプログラム可能な埋込み型受
   信装置。